ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その２８
デジタルラダーフィルタと
ＥＧの実験
２０１８年
９月１６
ＨＬＳのＣ＋＋の機能で、ａｐ_ｆｉｘｅｄ．ｈをインクルードすると、任意精度の固
定少数点が使えるようになります。＜全体ビット数、整数部ビット数＞で定義します。素のＣで固定少数点を使う場合には自分で少数点の位置を管理し、乗算、除算はシフト処理が必要です。それに比べると非常に楽になります。特に変数のビット長が４０や３６など半端な長さが使えるようになり、リソースの節約になります。下の上ウインド
は素のＣから移行したソースで、ダミーデータの入力データはｌｏｎｇ
ｌｏｎｇの６４ビット長（整数部４８、少数部１６）になっています。下ウインドは任意精度固定少数点の４０ビット（整数部２４、少数部１６）を使っています。任意精度固定少数点は新しい型が増えたのと同じで、直接１や−１などを直接代入したり、四則演算もそのままできるようになります。注意点として、定数と演算する時は次の例のようにキャストしないとエラーが出ます。例：Ｙ＝（ｆｉｘ２４_１６）０．３＊Ｘ；
以前はテストベンチ側で１次ローパスフィルタの３つの係数ａ０、ｂ０、ｂ１を計算してラダーフィルタの引数に渡していました。ＤＳＰ４８Ｅの使用数を見積るために、引数をカットオフ周波数とフィードバック係数に変更して、ラダーフィルタ関数内で係数の計算を行います。とりあえず、固定少数点を２４／１６の計４０ビットにした場合です。以前と同様にＤＳＰ４８Ｅは１６個使われています。
１次ローパスフィルタのｉｉｒ_ｌｐｆ１〜４は同じ計算をしていますが、計算結果を後から使うため、４つ別に定義していました。以前と同様に、これを１つにして、固定少数点を２０／１６の計３６ビットにして確認をします。ＤＳＰ４８Ｅが８個に減りました。
上記の固定少数点を２０／１２の計３２ビットに縮小した場合です。３２ビットは切りが良いです。ＤＳＰ４８Ｅが６個に減りました。
固定少数点２０／１２の計３２ビットのＣシミュレーション結果のグラフです。少数点が１２ビットでも問題無さそうです。各ビットの小数点値を確認しておきます。
01 0.50000000
02 0.25000000
03 0.12500000
04 0.06250000
05 0.03125000
06 0.01562500
07 0.00781250
08 0.00390625
09 0.00195312
10 0.00097656
11 0.00048828
12 0.00024414
ソースの抜粋です。本体関数とｉｉｒ_ｌｐｆの最適化指示です。乗算、除算を同時に１つのみ、インターフェースをａｐ_ｃｔｒｌ_ｃｈａｉｎに設定しました。
引数をカットオフ周波数とフィードバック係数にしたので、本体内で各係数ａ０、ｂ０、ｂ１を都度計算します。設定が変わってもダイナミックに計算できます。
また、ｉｉｒ_ｌｐｆが１個なので、各計算値を本体内で保持する必要があります。
タイミング解析です。引数をカットオフ周波数とフィードバック係数すると、計算量が増えて１００ＭＨｚでは動作できなくなりますが、３３．３ＭＨｚでは動作が可能で、レイテンシは１２０になりました。この部分はＳＰＩ−ＤＡＣと同じ１５．３６ＭＨｚで動作させる予定なので問題なさそうです。
アナライザのウインドでレイテンシを確認します。レイテンシの大部分が除算に使われていることが分かります。その後、ＩＰ化しておきます。
以前に作成した、ＤＤＳの方形波をＳＰＩ−ＤＡＣに出力するロジックにＩＰ化したラダーフィルタを１個だけ組み込んでみます。ＤＤＳから入力して、ＳＰＩ−ＤＡＣに出力します。カットオフ周波数は１０ＫＨｚ、フィードバック係数は２．０です。
合成後、インプリします。なぜかラダーフィルタ部のＤＳＰ４８Ｅの使用量が８個に増えています。ＤＤＳ部でも１ｃｈあたり２個使っているので、現状で２４個になっています。
回路図も確認しておきます。ＤＤＳ−ＤＣＯ−＞ダラーフィルタ（ｉｉｒ_ｌｐｆ）＞ＳＰＩ−ＤＡＣ用シフトレジスタに接続されていのが分かります。
９月１７日
ＥＧ
（エンベロープジェネレータ）を作成します。まず、ｇｃｃで基本動作の確認をします。ＥＧの波形はコンデンサの充放電波形のｅｘｐ（−ｔ）系の過度現象を使
いますが、これをＦＰＧＡにそのまま実装するのはリソースを使いそうです。ｅｘｐ（）の代わりに、積算型のべき乗の関数を作りました。ＥＧは連続して計算するの
で、結果を残しておい
て、関数が呼ばれたら１回計算して戻ります。関数の戻り値はプラス乗なので、マイナス乗にするには１を割り算します。
上の積算型のべき乗の関数を使って、コンデンサの充放電波形を作ってみます。充放電は無限に続くので、充電時は０．９８を上限に、放電時は０．０２を下限にして終了するようにしました。
ＣＳＶを作って、オープンオフィスに読み込み、グラフ化しました。充放電波形の生成分の動作は問題ないようです。
続いて、普通のＥＧです。アタック、ディケイ、サスティーン、リリースでステートを作成し、サスティーン以外は上記の積算型のべき乗関数を呼びます。Ｃ言語では外からのゲートのＯＮ／ＯＦＦ制御ができないので、プログラム内で適当に待ちを作って、それらしく動作させます。下はアタックとディケイのステート分です。ロジックにする時は例えば、アタック中にゲートがＯＦＦになった時の処理も必要です。
べき乗関数のタイミング設定（テストのためアタック、ディケイ、リリースに共通）を１．２に、サスティーンレベルを０．５に設定して、ＣＳＶを生成します。
オー
プンオフィスでグラフ化しました。正常動作しているようです。動作はゲートＯＮで０．９８になるまで充電し、その後、サスティーンレベルに向けて放電しま
す。サスティーンレベル以下になったら、ゲートがＯＦＦになるまで、そのまま保持します。ゲートがＯＦＦになったら０に向けて放電し、０．０２以下になったら終了します。
別の設定です、左はサスティーンレベルを１に、タイミングを早くしたもの。右はサスティーンレベルを０．３に、タイミングを遅くした時です。
上記と同じ浮動小数点処理のまま、ＨＬＳに移行して、Ｃシミュレーションします。結果は良好です。
続いて、合成します。ＤＳＰ４８は５個使われています。後で固定少数点版を作成して比べる予定です。
ラダーフィルタの動作確認をしました。２４ＫＨｚのフルスイングの波形が出ています。本来は６６０Ｈｚの方形波にフィードバックが掛かった波形のはずですが、動作不良です。２４ＫＨｚはサンプリング周波数の半分です。ＦＰＧＡ内のロジアナ機能のＩＬＡ使って動作の確認をする必要があります。
９月２２日
上記のラダーフィルタの不具合を確認します。ＨＬＳに戻って確認します。具合の出ている、Ｃ＋＋のａｐ_ｆｉｘｅｄ．ｈを使って固定少数点を２０／１２の計３２ビットにしたバージョンです。Ｃシミュレーションでは正常ですが、Ｃ／ＲＴＬ協調シミュレーションでは出力値が異常です。
波形でも２４ＫＨｚで０ｘＦＦＦＦ／０ｘ００００のフルスイングが出ています。アナログディスカバリの波形が台形になっていたのはＤＡＣのスルーレートの影響で、データが２４ＫＨｚのフルスイングそのものでした。Ｃシミュレーション後にＣ／ＲＴＬ協調シミュレーションの結果を確認しないで、ＩＰ化して組み込んだのが原因でした。後で不具合の原因を確認します。
下はＣ／ＲＴＬ協調シミュレーションも正常に動作している、自作の４８ビット／１６ビット合計６４ビットの固定小数点用の乗算／除算関数を呼び、引数をカットオフ周波数とフィードバック係数に変更してたバージョンです。
波形の戻り値も正常に出ています。とりあえず、このバージョンをＩＰ化して、再組み込みしてみます。
ＤＤＳ−ＤＯＣとＳＰＩ−ＤＡＣの間に上記のラダーフィルタを入れました。アナログディスカバリでＳＰＩ−ＤＡＣの出力を確認します。入力は６６０Ｈｚの方形波、カットオフ１０ＫＨｚ、フィードバック係数２．０の波形です。オープンオフィスで出したシミュレーション結果の波形と同じになりました。基本的な部分は正常動作しているようです。フィードバックを大きくして、共振するとＳＰＩ−ＤＡＣの入力範囲を超えて波形が反転しますが、これは後で対策します。また、小さい周期的なノイズ混じっているようです。これも後で調べる必要があります。
９月２３日
ＸＡＤＣ２〜４を外部のボリュームに接続してＡＤ変換し、カットオフ、外部ＣＶ入力、フィードバック係数（レゾナンス）を制御します。ＸＡＤＣ１はＤＤＳ−ＤＣＯの外部周波数変調入力ですが、現状は未接続です。
アナログディスカバリのウインドを動画キャプチャしました。入力は６６０Ｈｚの方形波で、中央のボリュームは外部ＣＶで外部から三角波のＬＦＯを入れました。カットオフ、ＬＦＯレベル、レゾナンスの順で変化さ
せています。音はスピーカから出して、ノートＰＣの内蔵マイク経由で入力しました。約６ＭバイトのＭＰ４ファイルです。
９月２４日
続いて、ＭＣ８０＋パスに接続して、音出ししてみます。久しぶりにＴＫ８０から出力してみました。左チャンネルがＤＤＳ−ＤＣＯ（方形波）とダラーフィルタで、右チャンネルが旧ＤＣＯ（方形波）とダイオードラダーフィルタです。左チャンネルはボリュームを色々と調整して変化を出しています。後段は共に既存シンセのＶＣＡを経由してミキサに接続し、その後ＰＣ経由でＭＰ３に録音しました。
ＳＰＩ−ＤＡＣの入力範囲を超えた時の波形です。符号が反転しているので、これは制限しないといけないです。
９月２５日
アパートのＰＣでＣ＋＋のａｐ_ｆｉｘｅｄ．ｈを使って固定少数点を２０／１２の計３２ビットにしたバージョンの確認をします。ＤＲＣエラーが２つ出ていました。エラーコードはＷＥＢで調べると、スケジューリングに間に合っていないというエラーのようです。ｔｍｐ_２８とｔｍｐ_３２はいずれもｓｄｉｖ（符号付の除算器）に関係して、最適化支指示でｓｄｉｖを同時に１つという指定が守れていないということのようです。
上記でも示したレイテンシの非常に長いのがｓｄｉｖのｔｍｐ_２８とｔｍｐ_３２です。
ソースコードのｓｄｉｖの最適化指示ＡＬＬＯＣＡＴＩＯＮを削除してみます。
Ｃ／ＲＴＬ協調シミュレーションを行うと戻り値が正常になりました。リソースも確認しておきます。ＤＳＰ４８Ｅの使用量は６個です。
波形で先頭の２つの戻り値を確認します。３２ビット（２０／１２）で０．０６３２、０．２１９２になっています。正常動作しています。後でもう一度ＩＰ化して、組み込んで動作確認します。
９月２７日
Ｃ＋＋のａｐ_ｆｉｘｅｄ．ｈを使った固定少数点２０／１２の計３２ビット版をＩＰ化して組み込みました。正常動作しました。
リソースを確認します。ＤＳＰ４８Ｅはラダーフィルタ部でやはり８個使われてます。この調子だと８ｃｈ分のロジックがＡｒｔｉｘ−７の３５Ｔには入らなそうです。Ｄｉｇｉｋｅｙやマウザーで１００Ｔの載ったボードが入手できます。価格は３５Ｔのプラス１万円くらいです。
