ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その３５
ＦＰＡＧシンセ、パラメータ設定器の作製
２０１９年
２月１６日
デルタシグマＡＤＣの動作確認を行います。ここを参考に回路を作成しましたが、うまく動作しません。原因はＦＰＧＡの入力が理想的な１／２ＶＣＣのコンパレータではないからです。右はザイリンクスの７シリーズの入力特性です。通常の３．３ＶのＣ−ＭＯＳレベルと同様で０．８〜２．０Ｖ間は動作が保障されません。
もし、デジタル入力が理想的な１／２ＶＣＣのコンパレータなら正しく動作することをＬｔｓｐｉｃｅで確認しておきます。回路中のＤ−ＦＦは閾値を電源の１／２の１．６５Ｖに設定してあり、クロックは５０ＭＨｚです。入力ＳＩＮ波がデルタシグマＡＤＣでＰＤＭ信号になり、その後、パッシブフィルタで元のＳＩＮ波に戻っていることが確認できました。右の波形は下から、入力、コンパレータ入力（Ｄ−ＦＦのＤ端子）、出力です。
波形の先頭付近のコンパレータ入力とＰＤＭ出力の波形を拡大してみます。
さらに拡大して、別グラフにしてコンパレータ入力と５０ＭＨｚクロックの関係を確認します。コンパレータ入力のノコギリ状の波形はクロックの半分の成分（２５ＭＨｚ）があり、１．６５Ｖでコンパレートされています。外部にコンパレータを設ける場合には２５ＭＨｚ程度の信号が扱える高速コンパレータが必要です。
２月１７日
Ｌｔｓｐｉｃｅに登録されているアナログコンパレータをＤ−ＦＦの手前に接続してみます。ライブラリから、高速コンパレータＬＴ１７２０を選んでみました。
波形を拡大して各タイミングを確認します。上記の理想的なＤ−ＦＦと同様の動作しています。
試しに、別の中低速コンパレータＬＴ１０８１を使用すると、以下のようになりました。デルタシグマＡＤＣに付いてはもう少し調査を継続します。
パラメータ設定器の方を進めます。パネル左側の２つのチャンネルとファンクションのロータリスイッチのポジションがＭＳＰ４３０から正しく読めることを確認しました。
続いて、右にあるモードの切り替えスイッチです。これは動作不良で、読めていません。Ｐ８．１と８．２を使用し、４つのポジションが読めるはずですが、常時００です。ＭＳＰ４３０Ｆ５５２９のＰ８は０〜２の３ビットで、８．１と８．２のみコネクタに接続されています。デバッガでＰ８の制御レジスタを確認しましたが、入力ポートに設定されており、ポートマッピングも無く、少なくともベースボードまでスイッチ信号が行っていることを確認しました。不具合の原因は不明です。
２月２１日
Ｌａｔｔｉｃｅの資料（ＰＤＦ）にＣＰＬＤ／ＦＰＧＡにデルタシグマＡＤＣを実装する情報がありました。コンパレータの代替えとしてＬＶＤＳレシーバを使っています。
上記と同じ高速コンパレータＬＴ１７２０でシミュレーションしてみます。正しく動作しています。コンパレータの代わりにＬＶＤＳレシーバが使えれば、外付け部品ＣＲ、１個つづでデルタシグマＡＤＣが実装できます。
ＬＶＤＳレシーバを記述する方法を調べます。はじめに制約ファイルです。ここにＬＶＤＳ＿３３は使用できないとの情報があります。ＶＣＣＯは３．３Ｖのまま、ＬＶＤＳ＿２５を使用するようです。レシーバの入力が同相電圧＋差動電圧／２＜ＶＣＣＯ＋０．２の範囲なら良いということです。もちろん、図中のターミネタは取り付けません。
ＸＸＸ．ｘｄｃの記述です。
set_property -dict {PACKAGE_PIN xx IOSTANDARD LVDS_25} [get_ports xxx_in1_p]
set_property -dict {PACKAGE_PIN xx IOSTANDARD LVDS_25} [get_ports xxx_in1_n]
次にＶｅｒｉｌｏｇのロジック内にＬＶＤＳのレシーバを記述する方法がここにありました。
module xxx(
.
.
// モジュールの入出力信号の記述
input xxx_in1_p, // 差動プラス入力
input xxx_in1_n, // 差動マイナス力
output xxx_out_q1, // Ｄ−ＦＦのＱ出力
.
.
);
// ＬＶＤＳ入力バッファの記述
IBUFDS ibuf_din (.O(xxx_in1),.I(xxx_in1_p),.IB(xxx_in1_n));
２月２３日
上記の設定でインプリしてみます。ＩＢＵＦＤＳ（差動レシーバ）がちゃんと使われているか回路図で確認します。正しく、ＩＢＵＦＤＳが使われ、デルタシグマＡＤＣに接続されています。
続いて、デバイス図です。差動入力のピンはＥ１５とＥ１６ですが、Ｅ１５のパッドの中にある差動レシーバが使われています。差動なので対称の位置にあるのかと思いましたが、Ｅ１５の方に偏っていました。配線長の違いは問題ならないくらい小さいのでしょう。
とりあえず、１チャンネルのみで動作確認します。外部回路を少し修正します。デルタシグマＡＤＣのサンプリング周波数は１００ＭＨｚです。
はじめに、ＳＩＮ波、１ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。上：デルタシグマ入力、下：ＰＤＭのまま出力してパッシブフィルタ接続。正しく、ＦＰＧＡで１ビットのＰＤＭに変換できているこを確認しました。
入力の電圧範囲を確認します。ＳＩＮ波、１ＫＨｚ、振幅１Ｖ、オフセット１．２Ｖです。上：デルタシグマ入力、下：ＰＤＭのまま出力してパッシブフィルタ接続。上側の直線性が悪くなっています。
続いて、ＳＩＮ波、１ＫＨｚ、振幅１Ｖ、オフセット０．８Ｖです。上：デルタシグマ入力、下：ＰＤＭのまま出力してパッシブフィルタ接続。下側でクリップしています。このことから、入力電圧はオフセット１Ｖ、振幅１Ｖくらいが入力範囲のようです。
電圧範囲が分かったところで、方形波を入力してみます。１ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。下：デルタシグマ入力、上：ＰＤＭのまま出力してパッシブフィルタ接続。方形波も正しく出力されています。
続いて、周波数を高くしてみます。ＳＩＮ波、２０ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。下：デルタシグマ入力、上：ＰＤＭのまま出力してパッシブフィルタ接続。正しく出力されています。
ここまで、ＰＤＭをそのまま出力していましたが、ＦＰＧＡ内で使うにはストレートＰＣＭに変換する必要があります。１９２ＫＨｚサンプルのＰＣＭに変換してみます。ロジックは簡単で、
１００Ｍ／１９２ＫＨｚ＝５２０．８３なので、デルタシグマの５２１サンプル間をアップダウンカウンタでカウントします。中間値で初期化し、ＰＤＭが１ならアップ、０ならダウンカウントして、１サンプルの１０ビットＰＣＭとします。無音の時、最高速で０と１が交番します。この時アップダウンカウンタの値は初期値に戻り、中間値になります。５２１＝１０ビット弱です。１次デルタシグマで１００ＭＨｚでサンプリングしても１９２ＫＨｚのＰＣＭに変換すると１０ビットの低い分解能となります。
ＳＩＮ波、５ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。下：デルタシグマ入力、上：ＰＤＭを１９２ＫＨｚサンプルのＰＣＭに変換してから、デルタシグマＤＡＣで出力して上記と同じパッシブフィルタ接続。正しく、ＰＣＭに変換されています。このアナログ入力は旧ＤＣＯ（８ビット）を接続する予定なので９ビットあれば十分です。
周波数を高くしてみます。ＳＩＮ波、２０ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。下：デルタシグマ入力、上：ＰＤＭをＰＣＭに変換してデルタシグマＤＡＣで出力してパッシブフィルタ接続。時間軸を拡大して１９２ＫＨｚのサンプルを確認します。正しく、１９２ＫＨｚで出力されてます。
続いて、方形波です。５ＫＨｚ、振幅１Ｖ、オフセット１Ｖです。下：デルタシグマ入力、上：ＰＤＭをＰＣＭに変換してデルタシグマＤＡＣで出力してパッシブフィルタ接続。問題無いです。
デルタシグマＡＤＣが動作が確認できたので、外部回路を８ｃｈ用に修正します。前段のボルテージフォロアとカップリングコンデンサを残して、抵抗とコンデンサを取り外しました。
オフセット抵抗を追加して、オフセット無しで信号が入力できるようにします。以下はＬｔｓｐｉｃｅで作成した回路図です。前段のボルテージフォロアは省略しています。
デルタシグマＡＤＣを８チャンネルにするには、差動入力１６ピン、出力ポート８ピンの合計２４ピンが必要です。現状の外部回はＰＭＯＤコネクタが２個（１６ピン）しかないので、ケーブルで接続して、１個増やしました。
カップリングコンデンサとオフセット抵抗を追加したので、オフセット無しで動作確認します。ＳＩＮ波、１ＫＨｚ、振幅１Ｖ、オフセット０Ｖです。下：デルタシグマ入力、上：ＰＤＭをＰＣＭに変換してデルタシグマＤＡＣ出力してパッシブフィルタ接続。問題無いです。
キャノンのモバイルプリンタをくれるとのことで、宅配で送ってをもらいました。Ｗｉｎ７では正式サポートしていないようですが、ネットに繋げると自動でドライバがインストールされました。何回かヘッドクリーニングして、テスト印字できました。用紙は１枚づつ手差しです。バッテリもまだ生きているようです。
２月２４日
ＦＰＧＡ
シンセ本体のデルタシグマＡＤＣが動作したので、パラメータ設定器の方を進めます。先週、モード設定ロータリスイッチのポートが読めなかった不具合です
が、再度確認したところ、問題なく動作しました。停止中でもＣＣＳのレジスタウインドが正しく更新されないことがあるようで、連続更新ボタンの代わりに、ブレイクポ
イントをかけて実行後にブレイクすれば、レジスタウインドが更新されました。
Ｃｙｇｗｉｎ上でデバッグして作成した、ＬＣＤ表示のコードもＭＳＰ４３０に移行して、実機で基本動作の確認しました。
７セグに表示するアルファベットの’Ｑ’と’９’のフォントを変更しました。”ＱＵＩＴ．−＝ １２３９”と表示させてみました。
ロータリエンコーダ値を７セグとＬＣＤに表示させてみます。ロータリエンコーダ値はプッシュボタンを押しながら回転させると、＋−０ｘ１０で早回しできます。ロータリエンコーダのプッシュボタンは別の使い方を予定しています。プッシュボタンの２重押し（たとえばＰ６を押しながらＰ１を押すと１チャンネルを発音する、Ｐ５を押しながらＰ６を押すと音色名のエディットモードに入るなど）でコマンドを遷移させる予定です。
３月２日
パラメータ設定器のメインループ内のプログラムを作成します。ロータリエンコーダ、トグルスイッチの値を表示して、ＦＰＧＡ本体に送信する部分です。先週もらったプリンタにプログラムのスケルトンを印刷してフローを確認します。考えがまとまらない時は印刷すると作業が進みやすいです。
パラメータ７はＯＮ／ＯＦＦのトグルスイッチが３個あります。スイッチは中点付きで、ＭＳＰ４３０に内蔵のＡＤＣ１２を使って値を読み込みます。デバッグ中にスイッチを操作しなくても、図しない値になる時があります。下はスイッチの操作を行わないのに、勝手にスイッチありの処理でブレイクしたところです。パネルやロータリエンコーダを触ると誤動作する場合が多いです。
トグルスイッチの回路は左図で、コンデンサを追加してノイズ対策しました。
３月３日
念のため、ＡＤＣ１２のサンプリング周波数も低く設定しました。ＡＤＣはトグルスイッチの値を読むだけなので、クロックの分周を最大しました。さらに、上下判定の閾値を広げました。この週末の２日間を使ってプログラム／デバッグしましたが、思っていたより難しくメインループの処理は完成しませんでした。
３月６日
少し前にＦＰＧＡシンセ本体のＬＦＯを修正しました。ＥＧのなどに使えるようにゲート専用のＰＷ波を追加しました。この信号はＨＬＳのポインタ渡しで記述してあり、ＩＰを組み込んだところ、ｒｅｃ＿ａｐ＿ｖｌｄという制御信号が増えていました。ザイリンクスの高位合成のドキュメントに今回と同じポインタ渡しの例がありました。
この例でも、ｘｘに対してｘｘ＿ａｐ＿ｖｌｄ信号が追加されます。これはｘｘ信号が有効であることを示します。
タイミング図で確認すると、ｘｘ信号をこのｘｘ＿ａｐ＿ｖｌｄ信号でラッチすれば良さそうです。
早速、ラッチ部を追加して、合成、インプリしてみました。実機がないので動作確認は今週末に行います。
Ｖｉｖａｄｏの深いディレクトリ構造や、他のオープンＩＰのツールを考慮すると、開発環境はＬｉｎｕｘの方がいいです。以下、ＶｉｖａｄｏをＶＭｗａｒｅ Ｐｌａｙｅｒ上のＵｂｕｎｔｕ １６．０４ ＬＴＳでＨＬＳを動作さたところです。ここを参考に会社のＷｉｎ１０のＰＣで動作確認しました。ただし、ソースコード中の日本語コメントを文字化け無しで表示するにはＵＴＦ−８に変換する必要があります。ｅｍａｃａｓがあれば簡単に文字コードの変換ができます。
懸念事項のダウンロード用のＵＳＢドライバはＡＲＴＹボードを接続すると、以下のようにポップアップが出ます。
ＵＳＢドライバをＶＭｗａｒｅ側に切り替えた後、Ｖｉｖａｄｏのハードウェアマネージャを起動するとＡＲＴＹボードが認識されました。２ｃｈＦＰＧＡシンセのロジックをダウンロードできることを確認しました。他にＳＤＫとＤｏｃＮｖｉも動作しました。
