TK80/BS floppy reboot

ＴＫ８０／ＢＳの

シンセシステムを復活／拡張したい～

その３６

ＦＰＡＧシンセ、パラメータ設定器の作製

２０１９年
３月９日
ヤフーのポイントの期限が来るので、ヤフオクで購入したトグルスイッチです。中点付き６Ｐです。８ｃｈアナログ／デジタルシンセのＶＣＡの改造に使う予定です。

２個のレバーの動きが悪いので、分解して組み立て直しました。直りました。

３月１０日
先週からの続きです。パラメータ設定器の表示部の基本部分がほぼ完成ました。ロータリスイッチの設定、ロータリエンコーダとトグルスイッチのパラメータを７セグＬＥＤとＬＣＤに表示するメインループ部です。まだ、表示のみで、ＦＰＧＡにデータ送信はしていません。

ローチパッド上のＭＳＰ４３０の電源はデバッガ側と切り離したため、デバッガ側の電源が入っていないと、常時リセットが掛かって起動しません。いちいちボード上のショートバーを設定するのは面倒なので、デバッガ信号のＳＢＷ＿ＴＳＴ、ＳＢＷ＿ＲＳＴを上記の６Ｐスイッチで切り離なせるようにしました。これでデバッガ側の電源入っていなくても起動するようになりました。

久しぶりのＦＰＧＡシンセの本体です。ゲート用信号を追加したＬＦＯの動作確認を行う予定でしたが、波形変換ロジックの動作か未確認だったため、先にこれを確認します。

波形変換ロジックはＤＤＳ－ＤＣＯが出力した５１２倍クロックから、ノコギリ波とＰＷ、基本周波数の１／２と２倍のデューティ５０％、または２５％の矩形波を生成します。初めにデューティ５０％です。左下がＰＷ波、上が２倍の矩形波です。右下がＰＷ波、上が１／２倍の矩形波です。また、ＰＷ波は閾値によってデューティが変わることを確認しました。

続いて、デューティ２５％です。左下がＰＷ波、上が２倍の矩形波です。右下がＰＷ波、上が１／２倍の矩形波です。

続いてノコギリ波とデューティ２５％の矩形波です。

３月１５日
会社のＰＣにはＣＣＳのＶｅｒ．８．３が入っています。パラメータ設定器のプログラムをビルドしてみました。リンク時に割り込みハンドラ内に解決できないシンボルがあるというエラーが出ます。プログラムを作っていると、良く遭遇するエラーですが、エラーのシンボル名が”__ｉｎｔ１２８：：＊”と表示されていて、コード内にこのシンボルは無く、エラーを探すこともできないため、非常に困りました。

コードを少しづつ削って原因のシンボルを見つけました。問題のシンボルは割り込みハンドラの”Ｍｏｄ”でした。メインプログラムで”Ｍｏｄｅ”と宣言されていて、割り込みハンドラの上部で間違えて”ｅｘｔｅｒｎ　Ｍｏｄ”となっていました。

これを修正したところ、正常にビルドできました。

因みに、上部で”ｅｘｔｅｒｎ　Ｍｏｄｅ”とし、プログラム内で”Ｍｏｄ”を使った時は”Ｍｏｄ”がエラー表示されます。

３月１６日
上記と同じプロジェクトをガレージのＣＣＳのＶｅｒ．７．３でビルドすると、普通に”Ｍｏｄ”がエラーと表示されます。Ｖｅｒ．８．３の不具合のようです。

３月１７日
ロータリエンコーダのプッシュボタンの２重押しで、チャンネルのパラメータに付いている８文字長の音色名をエディットするプログラムを作成します。６個あるロータリエンコーダの内、右側のＰ５を押しながらＰ６を押すとエディットモードに入り、Ｐ６を押しながらＰ５を押すとエディットモードを抜けます。エディット自体の操作もＰ５とＰ６のエンコーダを使います。Ｐ５で桁を選択し、Ｐ６で文字をインクリメント、デクリメントして選択する方法です。エディットは面倒で時間も掛かりますが、フルキーボードが無い時には、この方法しかありません。音色名は７セグＬＥＤに表示するため、使用できる文字を０～９とアルファベットのＡ～Ｚ、記号－、．、＝とスペースに限定しました。この場合、文字コードが連続しないため、プログラム内で次に使える文字までスキップさせる必要があります。

土曜の午後と日曜の丸１日使って、音色名エディットが動くようになりました（笑）。画像をクリックすると、６４Ｍバイトの動画ダウンロードします。７セグが明るいので見にくいですが、ＬＣＤの２行目にも音色名を表示しています。操作感はエンコーダのクリックが軽いため、プッシュボタンの２重押し時に１クリック分動いてしまうことがあり、いまいちです。使用しているエンコーダは１回転あたり、５０パルスですが、半分の２５パルスの方が良かったです。また、変更対象の桁マーカに’．’を使っていますが、文字としても’．’が入力できるので、分別できません。

３月２３日
パラメータ設定器の続きです。ユーザインターフェースの細かい不具合を修正し、ＲＡＭ上の８ｃｈ分のパラメータ（５１２バイト）をフラッシュにセーブするプログラム、逆にフラッシュからＲＡＭにリストアするプログラムを追加しました。また、電源投入時にＰ１のロータリエンコーダが押されていた場合はフラッシュから８ｃｈ分のパラメータをＲＡＭにコピーするのをスキップできるようにしました。これで、ＲＡＭに初期化された値を残すか、フラッシュにセーブした値を上書きするか選択できるようになりました。

３月２４日
パラメータ設定器からＳＰＩでＦＰＧＡにパラメータを送信するプログラムを追加します。電源投入時は８ｃｈ分の８ファンクションのパラメータ（８＊８＊７）＝４４８バイト）を送信し、その後、パラメータが変更されるたびにチャンネルとファンクションで設定されるパラメータ（Ｐ７～Ｐ１）の７バイトを送信します。実際に送信するデータは先頭にプリアンブル、チャンネル／ファンクションコード、後ろにポストアンブルの３バイトを足した合計１０バイトです。その後、ＳＰＩとは別信号のラッチパルスを送って、ＦＰＧＡ内のＳＰＩロジックからパラメータ記憶用のレジスタバンクに書き込み指示します。下はＳＰＩ信号とラッチパルスの波形です。ＨＣＴ１４を介して接続しているので信号は反転しています。

ＳＰＩのクロックはパラメータ設定器とＦＰＧＡシンセ間をケーブル接続するのて、ＬＣＤのＳＰＩより落として、約２００ＫＨｚに設定しました。１０バイト＋ラッチパルスを約５５０ｕＳｅｃで送信します。

後ろ側のラッチパルス部分を拡大してみます。ポストアンブルは０ｘ５ａです。ラッチパルスはＳＰＩとは非同期のＧＰＯでソフトウェアでタイミングとって出力します。

現在、ＦＰＧＡ本体側は２ｃｈのシンセサイザが実装されています。パラメータはＸＡＤＣ（ＦＰＧＡ内の１２ビットＡＤＣ）から入力した４個のアナログ値をボード上のスライドスイッチとプッシュボタンで振り分けています。パラメータ設定器から設定できるように準備します。

ＸＡＤＣは１２ビットですがノイズ分の２ビットを落として１０ビットで使っています。パラメータ設定器からのデータは８ビットなので、１０ビットで使用しているＸＡＤＣのパラメータを８ビットに縮小して動作確認をしました。ただ、この２ｃｈシンセサイザは去年の１１月に開催されたアナログシンセビルダーズサミットのデモ用の”とあえず動く版”で設定範囲などが最適になっていません。たとえば、ＥＧのリリースがアタックに比べてかなり短いなど、色々と問題があります。パラメータを８ビットに修正した、このロジックを元にして設定範囲を調整します。その後、パラメータ設定器を接続して、パラメータ設定器から設定できるようにします。最終的に８ｃｈ化し、ロジックに余裕があればチャンネルあたり、ＤＣＯとＬＦＯを２個実装します。設定入力として使用しなくなったＸＡＤＣはＵＳＢ－ＭＩＤＩパラレル変換器から出力されるベロシティを入力する予定です。ここのブロック図を修正しました。