ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その３９
ＦＰＡＧシンセの８チャンネル化
２０１９年
５月２５日
８チャンネルで基本動作しているので、ＤＣＯとＬＦＯを１チャンネルあたり、２個実装してみます。ＶｉｖａｄｏのソースウインドでＤＣＯとＬＦＯが２個つづ表示されていることを確認します。
１チャネルあたりＤＣＯが２個になったので、パラメータ設定器の初期値を変更します。ＤＣＦ前段のミキサーでＤＣＯ２をミックスします。また、ＦＰＧＡ内に同じ初期設定の発振器を組み込んでも、同期しているので同じ動作になってしまい、ミックスしても振幅が大きくなるだけです。ＤＣＯの１と２はデチューンして厚みを出します。ＬＦＯの１と
２は異なる周波数に設定し、ＤＣＯ１をＬＦＯ１でＤＣＯ２をＬＦＯ２で周波数変調すれば、より厚みが出ます。
未実装の機能の内、ＤＣＯをＥＧで周波数変調する機能を組み込んだ所、スライスが足らないというエラーが出ました。この機能はあまり使わないので、後回しにします。
５月２６日
ＦＰＧＡシンセをケースに組み込む準備です。ＡＣケーブルを追加し、電源スイッチを介してトランスに接続します。オペアンプ用の＋５と−５Ｖの３端子電源、ＦＰＧＡとパラメータ設定器用の非安定の６．８Ｖが出力されていることを確認しました。
ＴＫ８０は１月の末に液晶モニタを接続した時から電源を入れていなかったので、簡易ＩＣＥを使ってＲＡＭの全面検査を行いました。エラーはありませんでした。ＳＤのフロッピエミュレータも動作良好です。
上記のＤＣＯのＥＧ変調以外にも組み込みたい機能があるので、ロジック使用量を減らします。ＤＣＦとＤＣＡのＩＰの引数と戻り値を３２ビットから２４ビットに変更し、また、合成とインプリのストラテジをエリア縮小に設定します。Ｖｉｖａｄｏの設定ウインドで以下のようにしました。
未実装の機能はデルタシグマＡＤＣからＤＣＦ前段ミキサーへの外部入力、ＸＡＤＣのアナログ入力でのＤＣＡのベロシティ制御です。これらを実装して合成、インプリして使用量を確認します。スライスが９６．５％になっています。かなりぎりぎりです。インプリしたところで、夜遅くなってしまい、動作確認は次回に持ち越しです。
デバイス図です。下に少し空きが見えます。
５月２９日
上記でロジック使用量がＬＵＴは８０％、スライスは９６．５％になりました。ＬＵＴスライスについて調べておきます。”７シリーズＦＰＧＡが備える基本ロジック”というＰＤＦ資料内に以下のＬＵＴスライスの図があります。６入力ＬＵＴとＦＦが２個とセレクタが４つセットになったものがＬＵＴスライスです。スライスの４倍がＬＵＴ数です。Ｆ７Ｍｕｘｅｓはスライスの２倍です。上記のエラーメッセージで”残りのスライスは８１７７あるけど、８３１５必要〜”となっていて、ＬＵＴはスライス単位で使われるようです。スライス内のＦＦの使用量が少ないのは、組み合わせ回路が多いということです。
アパートでロジックを見直しました。代入漏れの信号があり、修正しました。合成、インプリすると、使用量が増えてスライスが９９．２％になってしまい、本当にぎりぎりみたいです。デバッグ用のＳＰＩ−ＤＡＣのロジックは削除できますが、簡単なロジックなので、大幅には減りそうにありません。
デバイス図です。空きは下のほんの少しです。週末に動作確認をして、他のストラテジも試してみます。
６月１日
デルタシグマＡＤＣを使って外部アナログ入力の動作確認を行います。アナログ入力はＤＣＦ前段ミキサーに接続します。色々と調整して動作良好になりました。
この時点でスライスの使用量は９９．６８％です。
デバイス図です。
６月２日
次はＸＡＤＣアナログ入力でＤＣＡのベロシティ制御です。以前に２ｃｈシンセで使用していたボリュームをＸＡＤＣに接続します。正常にボリューム値をアナログ値に変換できていないようです。
デバッグロジックを組み込んで、ＳＰＩ−ＤＡＣに波形を出力してアナログディスカバリで確認します。上から、ＸＡＤＣの出力データ、チャンネルカウンタ、変換終了信号から作成したラッチパルスです。出力データはＡ０とＡ１に接続したボリューム値がに出て正常です。チャンネルカウンタも０〜９でカウントして正常、ラッチパルスが５個しかないように見えます。下図の赤ラインのＡ０とＡ１のボリューム値がラッチされて、デバッグポートに出力されないといけません。２ｃｈのＦＰＧＡシンセと同じロジックなのに不思議です。ガレージのＰＣでは合成、ビルドに３０分ほどかかり、回数を多く試せません。夜遅くなってしまったので、次回に持ち越しです。下図はアナログディスカバリの波形キャプチャを合成した擬似３ｃｈです。
６月２日
会社のＷｉｎ１０のＰＣにＶｉｖａｄｏの２０１９．１をインストールして８ｃｈのＦＰＧＡシンセを合成、インプリしてみました。以前と同じエリア縮小するストラテジに設定したところ、スライスの使用量は９８．８３％に減りました。
２０１９．１ではＬＵＴとＤＳＰが別ウインドになりました。ＤＳＰの使用量は２３０個の内１６０個で以前と同じです。
デバイス図は下側に少し空きが出ました。アパートとガレージのＰＣにも２０１９．１をインストールする予定です。
６月８日
ＦＰＧＡシンセをケースに組み込む準備の続きです。デルタシグマのＤＡＣ／ＡＤＣ用のオペアンプ用電源＋−５Ｖの配線を追加します。
ア
パートでＶｉｖａｄｏの２０１９．１をインストールしたノートＰＣをガレージに持って来たので、ＩＰも含め再度、合成、インプリしました。新しいＶｉｖｏｄｏではＸＡＤＣのベロシティ制御も正常になりました。ロジックを追加してＬＦＯ１／２の出力とＥＧゲートをＦＰＧＡの外部に出力して、パネル面のＬＥＤを点灯させます。チャンネルあたりＬＥＤを３つにします。左は追加の穴開け加工が終わったところ、右は３ｍｍのＬＥＤをエポキシ接着剤で固定して１６個追加したところです。
ＬＦＯ１／２、ＥＧゲートはＦＰＧＡボード上の使用しないＬＥＤとスイッチに割り当てます。ＬＦＯの出力をＬＥＤに出力して確認します。ＲＧＢの３色ＬＥＤは元々ＰＭＷ制御用で、連続点灯すると輝度が高く、クラフトテープを貼っても結構漏れてきます。正常動作しています。
ＬＥＤ配線用コネクタをＰＭＯＤコネクタの上に増設します。必要な信号はＬＦＯ１／２が１６本、ＥＧゲートが８本です。
６月９日
ボード上のＬＥＤやスイッチに直列に入っている抵抗を取り外し、抵抗のパッドからポリウレタン線で増設したコネクタに配線します。
ＲＧＢの３色ＬＥＤはボード上にトランジスタが入っています。その他のＬＥＤやスイッチはデジトラを追加してＬＥＤを点灯させます。手持ちのデジトラのＲＮ１２１０を使いました。パネルの裏にデジトラと制限抵抗を１２個追加します。
ボード上のトランジスタと外付けしたＲＮ１２１０で同じ輝度になるか確認しておきます。問題無いです。
ＦＰＧＡボードをケースに入れて、デルタシグマＤＡＣのフィルタ基板を取り付けます。８チャンネルの出力は抵抗でミックスし、音出し確認しました。正常動作しています。次回、デルタシグマＤＡＣ／ＡＤＣ基板とＬＥＤ配線を追加予定です。
現在実装している機能一覧です。緑文字はＥＧのから、ＤＣＡのスイッチ２へ移動したＸＡＤＣの外部アナログ入力ベロシティ制御、緑文字はロジック容量が足らなく、現状実装できていないＤＣＯのＥＧの周波数変調です。
[DCO1/2]
P1:Tune
P2:EG Mod
P3:LFO Mod
P4:Pw Offset
P5:Pw LFO Mod
P6:Pw EG Mod
P7:SW
1:Mod LFO1/LFO2
2:Pw LFO1/LFO2
3:EG Mod Nom/Inv
[MIX]
P1:Saw Lev
P2:DCO1 Pw Lev
P3:DCO1 Pw*2 Lev
P4:DCO1 Pw/2 Lev
P5:DCO2 Lev
P6:Ext Lev
P7:SW
1:DCO1 Pw 50/25%
2:DCO2 Saw/Pw
3:-
[DCF]
P1:Cutoff
P2:EG Mod
P3:LFO Mod
P4:Resonanse
P5:-
P6:-
P7:SW:
1:Mod LFO1/LFO2
2:-
3:-
[DCA]
P1:Hold
P2:EG Mod
P3:LFO Mod
P4:-
P5:-
P6:-
P7:SW
1:Mod LFO1/LFO2
2:Velo On/Off ＜−ＥＧから移動
3:-
[EG]
P1:Att Time
P2:Dec Time
P3:Sus Level
P4:Rel Time
P5:Velo Lev ＜−廃止
P6:-
P7:SW
1:Manul Gate
2:LFO1 Gate
3:LFO2 Gate
[LFO1/2]
P1:Freq
P2:Pw
P3:Dly Att Time
P4:Dly Rel Time
P5:-
P6:-
P7:SW
1:Wave Tri/Pw
2:Mode Nom/Sync
3:Manual Gate
ＬＥＤ出力を追加した現状のロジック使用量です。前回より少し増えて、９９．８９％です。
ＤＳＰの使用量は同じ１６０個です。
６月１０日
ＬＵＴの使用量を減らすために、ＤＤＳのロジックからＤＳＰを使用しない指示を外します。
スライスの使用量が９２．６％に減りました。
ＬＵＴの代わりにＤＳＰが使われ、１チャンネルあたり４個増えて１６０個から１９２個になりました。
スライスが減ったところで、容量不足で実装できなかった、ＤＣＯ１をＥＧで周波数変調するロジックを追加してみます。９５．１％に増えました。これなら、ＤＣＯ２も適用できそうです。会社の休み時間／アパートでの作業なので、動作確認は次回ガレージで行います。
６月１８日
この週末は土日とも出勤だったため、ガレージでの作業はありません。スライスの使用量をさらに減らすために、ＨＬＳで作成したＤＣＦでＤＳＰを使わない指示を外します。
ＤＣＦのＩＰを入れ替え、ＤＣＯ２にもＥＧで周波数変調するロジックを追加しました。スライスの使用量は９７．２６％になりました。
ＤＣＦのＤＳＰ使用量が１チャンネルあたり、４個増えて１９２個から、２４０個中２２４個になりました。
デバイス図ですが、下側に少し隙間があります。因みに、コンパイル時間は合成に約１０分、インプリに約２１分かかっています。一応、予定していた機能は全て入りましたがアパートでは動作確認ができないため、次回ガレージで行います。
６月２２日
マルツで５個、アマゾンで１個、合計で６個揃えた２５パルスのロータリエンコーダが来ました。ＦＰＧＡシンセ本体が落ち着いたら、パラメータ設定器のエンコーダを２５パルスに交換する予定です。５０パルスはボタンを押すと、クリックが軽いので１パルス出てしまうことがあり、操作性がいまいちです。
６月２３日
ＦＰＧＡボードとパネル間のＬＥＤの配線を追加しました。ＦＰＧＡシンセのＤＣＦはＤＳＰを使う設定にしたところ不調になったので、とりあえず、元に戻しました。ＤＣＯ１のみＥＧで周波数変調できるようにして、スライスが９５．０９％、ＤＳＰが１９２個です。
デルタシグマＤＡＣ／ＡＤＣのサブボードとパネル間の配線も追加しました。ベロシティ入力の配線が残っていますが、ＸＡＤＣのＡ０〜５と６、７で回路の抵抗値が違うため、ＦＰＧＡボードの抵抗を変更する必要があり、次回行います。
