ＴＫ８０／ＢＳの

シンセシステムを復活／拡張したい〜

その４１

ＦＰＡＧシンセの調整、動作確認
２０１９年
８月１０日
先週のＤＤＳのアドレスカウンタをゲート信号でクリアするロジックですが、ＶｉｖａｄｏのＩＬＡで動作を確認しておきます。アドレスカウンタは波形表示して確認しました。ＤＣＡの出力はこれより約１ｍＳｅｃ後なので、プチ音対策にはなりません。


旧アナログ＋デジタルシンセのトーンホイールオルガン似の音源と音程を合わせるために１オクターブ上げるスイッチを追加します。ロジックを変更して動作テストを行います。動作良好です。ＭＳＰ４３０のＵＳＢ−ＭＩＤＩ変換器で１オクターブ下げる設定にすると、出力と２つの音程が一致します。


動作は問題無いので、パネルに５ｍｍの穴を開けてスイッチを取り付けます。レタリングの追加は無しです。


８月１１日
オクターブ切り替え機能を追加したロジックで動作確認します。ＢＷＶ５９３を録音してみました。画像をクリックすると約３Ｍバイトのｍｐ３ファイルをダウンロードします。


次のプロジェクトの予備調査です。ＨＬＳを使うとＤＭＡが簡単に作れます。と言うか、ＦＰＧＡはハードウェアなので、メモリをアクセスするロジックは全てＤＭＡになる訳です（笑）。ＡＲＴＹボードには２５６ＭバイトのＤＤＲ３が載っていますが、ＦＰＡＧシンセと以前に作製したＤＤＳトーンジェネレータ（この辺で作製を開始しています）の両方とも未使用です。何か、もったいないです。ＤＤＳトーンジェネレータのロジックを使って、下のブロック図のウエーブテーブル音源を作製する予定です。テーブルにトーンホイールデータを使えば、トーンホイール似の音源にもなります。破線の枠内が１チャンネル分のテーブル音源で、テーブルは予めパラメータ設定器を介して、ＰＣからＤＤＲ３に転送しておく必要があります。青色の矢印がＤＤＲ３からテーブルを読んでデルタシグマＡＤＣに転送するパスです。アナログ出力はＦＰＧＡシンセの外部入力に接続します。８ｃｈに増設するには単純に８個接続すれば良いと思われます。これはＡＸＩインターコネクト内にバス調停機能があるためです。仮に１６ビットのテーブルを８ＫＨｚで２５６倍のサンプルで８チャンネルを出力するとすると、２＊８Ｋ＊２５６＊８＝３２．７６８Ｍバイト／Ｓｅｃで転送する必要があります。


下図のようにＧａｔｅに合わせて、ＤＭＡ転送します。音声を例にするとＳｔ（スタート）からＲｓ（リピートスタート）の１つ前までが子音、Ｒｓ（リピートスタート）からＲｅ（リピートエンド）までが母音になります。ＲｓとＲｅ間は短くても良く、極端には１周期分でも良いです。ただし、サンプリングデータからこの３つのアドレスを抽出するのは結構手間です。テーブル出力はＥＧとＤＣＡを使って振幅制御します。


下はここを参考にして作成したリピートＤＭＡです。設定したいインターフェースに合わせて引数をプラグマ指定します。リピートＤＭＡの動作はゲートが立ち上がったらスタートアドレスからリピートスタートの１つ前まで１回だけＤＭＡ転送を行い、その後はゲートが再度立ち上るまでリピートスタートからリピートエンドまでを繰り返しＤＭＡ転送を行います。トーンホイールなどの場合はリピート部のみで単に繰り返しですが、サンプリング音の場合は短いメモリで長い音を出すためにリピート部が必要です。各アドレスは予め調べておく必要があり、マイクロブレーズからＡＸＩ−Ｌｉｔｅを介してレジスタ設定します。


１００ＭＨｚで動作します。


ループ内に最適化指示子を入れて速度とリソースを設定します。ループ内をパイプラインに指定にした時のリソースです。


この時のレイテンシです。


ループ内をデータフローを指定した時のリソースです。


この時のレイテンシです。使用するリソースは減りますが、レイテンシは４倍近く長くなります。テストベンチで２５５＋２５５＋２５５＝７６８ワード転送しているので、約５．４クロックで１６ビット（１ワード）転送しています。これは１００ＭＨｚで動作させると１７．８Ｍワード／Ｓｅｃなのでバイトでは３５．６Ｍバイト／Ｓｅｃになり、上の計算で出た３２．７６８Ｍバイト／Ｓｅｃを上回ります。実際にはオーバーヘッドがあるので、これよりも遅くなると思われます。ただ、８チャンネル全てが８ＫＨｚで出力されることは無く、ＤＭＡの次段のＦＩＦＯで緩衝されて通常の使い方では正常に出力されると思われます。別の問題として、ＨＬＳ内ではデバッグモードとして、一定転送後テストベンチに戻るようになっています。実際にはゲート信号で制御し、この関数は終了することはありません。テストベンチにはこの記述が出来ないです。"no return function HLS testbench"で検索するとこれが見つかりました。



８月１７日
ＦＰＧＡ シンセの方はとりあえず完成なので、パラメータ設定器の作り込みを行います。通常使う”ＮＯＭ”モードでは、変更したパラメータを８チャンネル一括でフラッシュのテンポラリにセーブできます。電源投入時にセーブしたパラメータを作業メモリとＦＰＧＡに転送して立ち上がります。


各チャンネルのパラメータを管理するチャンネルメモリモードを追加します。右側のロータリスイッチを” ＣＨＡＮ”にすると、指定したチャンネルのパラメータ（６４バイト）をフラッシメモリ上の６４個のチャンネルメモリから選んで、セーブ、ロードできるようにします。ロータリエンコーダのＰ１、Ｐ２を使ってユーザインターフェースを作りました。丸１日（１２時間）かけて、そこそこ動くようになりました（笑）。


ウェーブテーブル音源の予備調査の続きです。ＦＰＧＡマガジンのＮｏ１７を参考にＤＤＳトーンジェネレータのロジックにＤＤＲ３を追加します。ＭＩＧを追加すると、新しいリセットも自動的に追加されます。


そのままでは合成時にエラーが出ます。原因はＤＤＳトーンジェネレータの外部周波数変調用のＸＡＤＣとＤＤＲ３のキャリブレーション用の温度センサのＸＡＤＣが競合していためです。外部入力のＸＡＤＣと温度センサのＸＡＤＣを共用することもできるようですが、ＷＥＢを検索するとこれがヒットしました。ＸＡＤＣの温度センサの代わりに定数を入力する方法です。ＭＩＧを再コンフィグレーションして温度センサをディゼーブルにします。


ＭＩＧに新しく、温度入力端子が追加されます。


ＩＰの追加で”ＣＯＮＳＴＡＮＴ”を選んで、ビット幅を１２ビット、定数を２５０９に設定し、上記の温度入力端子に接続します。これで合成、インプリできるようになりました。


ＤＤＳトーンジェネレータのブロックデザイン全景です。変更点は赤枠で、クロックジェネレータにＤＤＲ用の２００ＭＨｚと１６６ＭＨｚのクロック追加、ＭＩＧとリセット、ＣＯＮＳＴＡＮＴの追加です。ＭＩＧの先にＤＤＲ３が接続されます。右下の緑枠がＤＤＳトーンジェネレータのＩＰです。


ＤＤＳトーンジェネレータ（ｍｙｉｐ）の部分を拡大してみます。ＭｉｃｒｏＢｌａｚｅからのレジスタアクセス用のＡＸＩ、ＭＣ８０＋バス、外部周波数変調アナログ入力、ＧＰＩＯ，６４倍のＤＤＳ出力があります。テーブル音源ではＤＤＳ出力を６４倍から２５６倍に上げ、転送開始のトリガ出力を追加する必要があります。


ブロック図中のオレンジ色枠のＭＩＧとＤＤＲ３が追加できました。



８月２１日
会社の休み時間を使って組み込んだＤＤＲ３のテストを行いました。ＦＰＧＡマガジンでは先頭の８ワードに書いて読み出していますが、少しプログラムを修正してテスト範囲を広げます。ボードは当初ＦＰＧＡシンセ用に使っていた旧版のＡＲＴＹ（３５Ｔ）です。


ＳＤＫを起動してＤＤＳトーンジェネレータのプログラムの先頭にメモリテストプログラムを追加しました。


ビルド後、ＦＰＧＡに書き込み、Ｔｅｒａｔｅｒｍで確認します。ＨｅｌｌｏＷｏｒｌｄと先頭のライトです。


リードに切り替わったところです。ＤＤＳトーンジェネレータ部はテストできませんが、ＤＤＲ３は正常動作しているようです。



８月２４日
マルツで購入したアルミケース２種と３．５ｍｍジャック、２０ピン、１６ピンのフラットケーブルコネクタが来ました。


ついでに購入したＰＳｏＣ５ＬＰボードです。


モノタロウのフラットケーブルでです。


アマゾンで購入のＦＰＧＡマガジンです。ＯｐｅｎＣｏｒｅのＵＳＢデバイス１．１をＦＰＧＡに組み込む記事が載っています。ただ、少し古いＩＳＥとＳｐａｒｔａｎ−６用です。


ＴＫ８０からＦＰＧＡシンセの動作確認を行いました。ついでに旧シンセの動作確認を行いましたが、ＤＣＯ１のミキサとＤＣＯ７の調子が悪いです。


購入したフラットケーブルとコネクタでＵＳＢ−ＭＩＤＩ変換器のベロシティ信号を分岐する基板を作製しました。上記のアルミケースに組み込む予定です。


８月２５日
一応完成しているＦＰＧＡシンセのロジック使用量を確認しておきます。ＤＣＡのゼロクロス出力、フロントパネルのスイッチで音程を１オクターブ上げるロジックを追加した版でスライスの使用量が９７．９２％です。


デバイス図です。下部に少し空きがあります。ＤＤＳトーンジェネレータのように半音単位でパラメータ設定器から音程をオフセットする機能を追加したいのですが、容量が足りるか調べてみます。


ウェーブテーブル音源の続きです。ゲート出力とＤＭＡトリガ出力を追加したＤＤＳ部に上記で作成したリピートＤＭＡ、ＡＸＩストリームＦＩＦＯ、デルタシグマＤＡＣを組み込んで、ブロックデザインを作りました。


ＨＬＳで作成したリピートＤＭＡとコアジェネレータで作成した１６ビット深さ１０２４のＡＸＩストリームＦＩＦＯです。


必要な信号線を追加したＤＤＳ （ｍｙｉｐ）とデルタシグマＤＡＣです。ＤＤＳの出力クロックは６４倍のままですが、後で２５６倍に変更します。


リピートＤＭＡのＡＸＩ−Ｌｉｔｅのアドレスはブロックデザインのアドレスエディタで設定します。０ｘ４４Ａ２００００に設定しました。


リピートＤＭＡの引数に割り当てたられた各レジスタのアドレスは自動生成されたドライバのインクルードファイルで確認できます。リピートスタート（ｒｐ＿ｓｔａｒｔ）はオフセット０ｘ１８、リピートエンド（ｒｐ＿ｅｎｄ）がオフセット０ｘ２０です。ＤＭＡのスタートアドレスはポインタ渡しなのでレジスタマップには出てきません。



８月３１日
Ａｉｔｅｎｄｏで購入した１２８ｘ６４ドットＬＣＤと変換基板のセットです。次のプロジェクト用です。以前はＦＦＣ変換基板に無理にコンデンサを取り付けていたのですが、この変換基板はコンデンサ用のパターンがあり、四隅に固定穴もあります。以前の変換基板はここ。


こちらはユニバーサル基板とマイクロＵＳＢ変換基板です。


パラメータ設定器にＰＣ−ＵＳＢモードを実装する準備です。ＣＤＣのサンプルコードから１Ｋバイトのデータを受信するプログラムＣ２を修正してチャンネルメモリのサイズの４Ｋバイトに修正します。


ＰＣ側に４Ｋバイトのバイナリデータを用意します。


Ｔｅｒａｔｅｒｍのファイル転送機能を使って４Ｋバイトのデータを送信します。正常に受信できました。


パラメータ設定器にシステムメモリモードとＰＣ−ＵＳＢモードの実装を開始しました。システムメモリモードはチャンネルメモリモードで設定したチャンネルメモリ番号を８チャンネル分集めてグループを作り、フラッシュメモリにライト／リードします。システムメモリの容量は６４個です。大体８０％くらいできました。ＰＣ−ＵＳＢモードはチャンネルメモリ／システムメモリをＭＳＰ４３０のＵＳＢ−ＣＤＣを使ってＰＣにライト／リードします。現状ではライトはＴｅｒａｔｅｒｍへテキストで転送し、コピー＆ペーストでテキストファイルを作り、リードは予備実験と同様にテキストをバイナリに変換した後、Ｔｅｒａｔｅｒｍのファイル転送機能で転送します。２つのモードは丸２日かけて約８０％実装できました。動作後にＸＭＯＤＥＭ／１Ｋプロトコルを実装予定です。



９月５日
ＸＭＯＤＥＭ／１ＫにはＣＲＣ１６の計算が必要です。ここにコードがありました。また、ＸＭＯＤＥＭ／１Ｋの送受信の手順がここにあります。


早速、上記を参考にプログラムを作成してみます。Ａ〜ＨまでのＣＲＣ１６を計算します。


Ｃｙｇｗｉｎでコンパイルして、実行します。結果は”１０Ｄ１”です。


ＷＥＢを検索すると、ここにＣＲＣ検算サイトがありました。アスキーモードにしてＡ〜Ｈを入力して計算します。Ｃｙｇｗｉｎの結果と一致することを確認しました。







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