ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その４２
パラメータ設定器の調整、動作確認
ＳＢＣ８０８０ボード
２０１９年
９月７日
２台目のＡＲＴＹ−Ａ７（１００Ｔ）です。別に欲しい部品があったので、マルツより少し高いでが、秋月で購入しました。次期プロジェクトのウェーブテーブル用です。当初、ウェーブテーブルＤＣＯのみをＡＲＴＹ（３５Ｔ）を実装して、アナログで出力する予定でしたが、ＤＣＦ、ＤＣＡ、ＥＧ、ＬＦＯも実装する予定です。
ユニバーサル基板も購入しておきました。
１２ＶのスイッチングレギュレータのＡＣアダプタです。旧アナログ・デジタルシンセ用です。以前にディレイド・モジュレータを追加して、少し電源容量が足らないようなので、この電源で強化します。
ＡＣアダプタのケースは取り外し、動作確認しておきました。
先週からの続きのパラメータ設定器のプログラムを調整／デバッグです。ＰＣ−ＵＳＢモードにＸＭＯＤＥＭを実装する予定でしたが、細かい動作を修正しました。右はシステムメモリモードの８チャンネルをグループに設定するＬＣＤ画面です。丸２日かけて、ほぼ終了しました。次回、ＸＭＯＤＥＭを実装します。
８ｃｈを使ってＢＷＶ５４０を録音しました。画像をクリックすると約８Ｍバイトのｍｐ３ファイルをダウンロードします。曲は約８分４０秒です。この日は台風１５号が関東直撃とのことで、早めにアパートに帰りました。
９月１３日
次のプロジェクトのウェーブテーブルＤＣＯの続きです。マイクロブレーズのＳＤＫからＤＭＡのレジスタアクセスの確認です。ＤＭＡのスタートアドレスのアクセス関数がありません。
ＨＬＳの引数の設定部分を確認します。参考にしたＷＥＢページの記述を確認すると、ＡＸＩマスタのスタートアドレスにはｏｆｆｓｅｔ＝ｓｌａｖｅという記述があり、これを追加しました。
追加後、再合成して確認します。スタートアドレス設定関数が出現しました。
９月１４日
この週末は土日のみガレージ作業です。パラメータ設定器のＰＣ−ＵＳＢモードにＸＭＯＤＥＭの実装を開始しました。送信から開始したのですが、ＣＲＣが一致しないようなので、ＣＲＣを確認するため受信に切り替えました。ＰＣ側に用意したデータは０ｘ１１、０ｘ２２、０ｘ３３．．．が０ｘ８０の長さでフィルして１Ｋバイト長で作成します。
Ｔｅｒａｔｅｒｍ側からは１Ｋバイト送っているように見えます。
プログラムはＵＳＢの受信バッファに残っているデータ数を確認して、ＡＰＩ関数で読み込みます。
１回目のバッファの内容です。３バイト０ｘ１１が足りていません。ＳＴＸ、ブロック番号の２個分の合計で３バイトの０ｘ１１が足りていないようです。
２回目のバッファの内容です。０ｘ２２が３バイトだけで、その後は０ｘ３３になっています。もう少し調べてみます。
９月２０日
以前、ＦＰＧＡマガジンにＯｐｅｎＣｏｒｅｓのＵＳＢデバイスＩＰの記事があると紹介しましたが、このＩＰはホストも含まれていて、環境がＩＳＥとＳｐａｌｔａｎ−６でちょっと古いです。Ｖｉｖａｄｏで合成、インプリできるか確認してみます。プロジェクト一式を解凍して、ｗｒａｐｐｅｒの下に
あるｕｓｂＨｏｓｔ．ｖがホストＩＰのトップモジュールです。
赤枠内は必要なサブディレクトリです。
Ｖｉｖａｄｏで新規プロジェクトを作成し、トップモジュールと他のサブディレクトリをソースとしてプロジェクトに追加します。
次にインクルードファイルのディレクトリもプロジェクトに追加します。
Ｖｉｖａｄｏのソースウインドは以下のようになりました。ＷＩＳＨＢＯＮＥバスを直接端子に出して適当な制約ファイルを作成して合成、インプリできるか確認します。
ＦＰＧＡはいつものＡＲＴＹ（３５Ｔ）ボードです。以下はデバイス図です。
続いて、ロジックの使用量です。合成、インプリまで問題なさそうなので、今後ＩＰ化してホスト用ラブラリを使ってＭｉｃｒｏＢｌａｚｅで制御できるようにする予定です。
９月２１日
この週は遅い夏休みです。パラメータ設定器のＰＣ−ＵＳＢモードのＸＭＯＤＥＭの続きです。以下は正常にＰＣからのデータが転送できた時のメモリダンプです。常にうまく行くわけではなく、正しく受信できない時もあり、まだ原因が分かりません。
９月２２日
ＳＢＣ８０８０というボードがあるのを最近知りました。ＳＵＢボードもいっしょに入手しました。シンセ制御の使用しているＴＫ８０ＢＳは一応現役ですが、メモリデバイスとＩＣソケットの接触不良が多いです。そこで、このＣＰＵボードを使用してＴＫ８０ＢＳ互換機を作製する予定です。
秋月から購入した、ＳＢＣ８０８０用の部品です。
ＣＰＵボードとＳＵＢボードに部品を実装しました。ＩＣソケットは全て手持ちの丸ピンを使用しました。
ＢＳの機能を実装するＦＰＧＡボード用の変換ボードも作製します。ＦＰＧＡボードはＡＲＴＹ（３５Ｔ）です。ＦＰＧＡ内にＶＲＡＭと
ＯｐｅｎＣｏｒｅｓの８２５５を実装してキー入力を行う予定です。ユニバーサル基板に載っているのは５Ｖ−３．３Ｖ変換基板です。
ＦＰＧＡ
シンセに半音単位で音程をオフセットする機能を追加しました。以前に作成したＦＰＧＡのＤＤＳトーンジェネレータにも組み込まれている機能なので、これと
音程が合うようにしました。オフセット設定はパラメータ設定器のシステムモードで行います。また、以前にフロントパネルに追加した１オクターブのオフセットスイッチは全チャンネルのミュートスイッチに転用しました。
パラメータ設定器のＰ１のロータリエンコーダのプッシュスイッチの動作が不安定です。押さなくても押した状態になります。分解して調べると原因はプッシュスイッチの電源側が半田不良でした。ロータリエンコーダを５０パルスから２５パルスに交換した時に半田不良になっていたようです。
正常動作になりました。良かったです。
ＳＢＣ８０８０
の続きです。手持ちの旧ソ連製？８０８０チップセットと、ＳＲＡＭの６２２５６、ＵＶＥＰＲＯＭの２７２５６、また１９７７年製のインテル８２５１
を用意しました。サポートページのモニタ機能付きＰａｌｏＡｌｔｏタイニーＢＡＳＩＣのＲＯＭを書き込みます。
９月２３日
ＴｅｒａＴｅｒｍを接続して動作確認します。ＢＡＳＩＣが動作しました。
続いてモニタプログラムです。ダンプと逆アセンブラを実行したところです。
このモニタは簡易アセンブラが付いていて、ニーモニックでプログラムの入力ができます。動作良好です。
９月２４日
パラメータ設定器のＸｍｏｄｅｍが正常に動作しないですが、とりあえずＴｅｒａＴｅｒｍのバイナリファイル転送機能で代用し、暫定的な完成とします。ＭＳＰ４３０ＬＰを別途購入して、Ｘｍｏｄｅｍのプログラムは継続して調査します。
半音のオフセット、全ミュート機能を実装したＦＰＧＡのロジック使用量です。９８．０９％になりました。
続いてデバイス図です。
ヤフオクで２７Ｃ５１２を購入しました。ＴＫ−８０ＢＳ互換機用です。５１２Ｋビットは６４Ｋバイトですが、０〜ＦＦのベクタとフロッピ用ＩＰＬ、Ｄ０００〜ＥＦＦＦ番地にあるＢＡＳＩＣ、Ｆｘｘｘ番地にあるモニタをこのＲＯＭに入れます。アドレスを工夫してＬｅｖｅｌ−１／２のＢＡＳＩＣもこのＲＯＭに入れる予定です。
９月２７日
ＴＫ８０ＢＳ互換機のＲＯＭ／ＲＡＭボードとＦＰＧＡボードを作製します。ＲＡＭは手持ちの６２８１２８ＬＰを使います。容量は１２８Ｋバイトですが、前半の６４Ｋの内、下位の０１００〜７ＢＦＦ、上位の８０００〜ＣＦＦＦまでの２つのエリアを使います。後半の６４Ｋはもったいないですが使用しません。ＲＯＭ／ＲＡＭのアドレスデコードはＦＰＧＡで行います。ＬＰ品なのでニッケル水素電池でバックアップできるようにします。
ＲＯＭ／ＲＡＭボードとＦＰＧＡボードの配線を行いました。
手持ちの４０ピンのコネクタを６個圧接し、マザーコネクタを作製しました。アマゾンでニッケル水素のバックアップ電池も購入しておきました。
ＯｐｅｎＣｏｒｅｓのＵＳＢ１．１のホストライブラリの記事が載っている、インターフェース誌の古本を購入しておきました。使用目的はＴＫ８０ＢＳ互換機用のＦＰＧＡに直接、ＵＳＢキーボードを接続することです。
１０月５日
この週は土曜の夜にガレージに来ました。秋月で購入したＭＳＰ４３０ＬＰとブレッドボードセットが来ました。
こちらはＱＦＰ４４の変換基板です。８０８０簡易ＩＣＥのＣＰＬＤ用です。ダウンロードケーブルがまだ入手できていないので、ＣＰＬＤの書き込みができません。
１０月６日
ＳＢＣ８０８０のマザーコネクタ用固定プレートを作製しました。１．２ｍｍ厚のアルミ板にストレンリリーフの穴を開けて固定しました。１．２ｍｍ厚は丁度フラットケーブルの厚みです。動作確認をしたところ、良好でした。
８０８０簡易ＩＣＥはＣＰＬＤ用の変換基板用ピンソケットを実装して、配線を進めました。だいたい８０％程終了です。ＣＰＵケーブルは使用せず、ＣＰＵボードのＣＰＵソケットに重ねて使用します。
パラメータ設定機のＸＭＯＤＥＭの受信の調整デバッグを行いました。ＸＭＯＤＥＭはＰＣからＳＴＸの１バイト、ブロック番号が２バイト、データ本体の１０２４バイト、ＣＲＣが２バイトが送られてきます。ブロック番号以降の１０２８バイトを一度に読むと、正常に受信できるようになりました。原因は、例えばＭＳＰ４３０側がブロック番号を２バイト分を読んだ時に、既にＰＣ側はデータ本体まで送信しているということのようです。
ＳＢＣ８０８０を使ったＴＫ８０ＢＳ互換システムのブロック図を作成しました。８２５１（ＵＡＲＴ）はＩＰが見つかってません。
１０月９日
ＴＫ８０ＢＳ互換システムで使用する８２５５のＩＰの動作確認を行います。はじめＯｐｅｎＣｏｒｅｓにあるこの８２５５を使う予定でしたが、クロックを使用しない非同期ロジックだったので、検索したところＧｉｔＨｕｂに別の物が見つかりました。ソースはここにあります。Ｖｉｖａｄｏでシミュレーションを行います。はじめにモード０の出力です。制御ワードに０ｘ８０を書いて、ポートＡ＝０ｘＣＣ、Ｂ＝０ｘＢＢ、Ｃ＝０ｘＡＡを出力します。問題なく動作しているようです。
続いて、モード０の入力です。３ポートを全て外部に接続するのは面倒なので、ソースにデバッグコードを入れて、強制的にポートＡ＝０ｘＡＡ、Ｂ＝０ｘＢＢ、Ｃ＝０ｘＣＣを入力するように修正します。シミレーションで制御ワードに０ｘ９Ｂを書いた後、ポートを読み出します。問題なく動作しているようです。
続いて実際に使用するモード１のポートＡ入力です。ポートＡとＳＴＢ、ＩＢＦ（ＡＣＫ）を外部に引き出し、テストベンチで制御ワードにＴＫ８０ＢＳの初期値と同じ０ｘＢ２を書いた後、ポートＡに０ｘ４４を入力し、ＳＴＢを下げて、適当に上げます。ＳＴＢが下がるとＡＣＫがＨｉｇｈになります。ＡＣＫがクリアされるのはポートＡを読んだ時のはずですが、シミュレーション結果を見るとポートＡのアドレス（チップセレクト）によってクリアされています。このように動作するのは、このＩＰで使われているＷｉｓｈＢｏｎｅバスにはＷＥ信号しかなく、独立したリード信号が無いからと思われます。ＷＥでなく、アドレスが確定すれば、それはポートＡのリード動作です。実際にソースコード内でＡＣＫ信号がアドレスでクリアしているのを確認しました。本物とのタイミングの違いは右の赤丸の部分です。
インターシールの８２Ｃ５５のデータシートで本物のタイミングを確認しておきます。モード１の入力のタイミングの抜粋です。
ＴＫ８０ＢＳのキーボード入力のプログラムの逆アセンブルを確認すると、以下のようになっています。ＰＣ５（ＡＣＫ）がＨｉｇｈになるまで待って、キー入力しています。Ｌｏｗに戻るタイミングは無関係なので、このままでも実害は無さそうです。
ブロック図中の青枠内のシミュレーションが完了しました。
