TK80/BS floppy reboot

ＴＫ８０／ＢＳの

シンセシステムを復活／拡張したい～

その４３

ＳＢＣ８０８０ボード用簡易ＩＣＥ
旧シンセの電源強化

２０１９年
１０月１２日
アマゾンでＸｉｌｉｎｘのＣＰＬＤ用のＵＳＢダウンロードケーブルの互換品を購入したとこと、税関を通関できないので返金すると連絡がありました。ケースにはＸｉｌｉｎｘの名前が入っているので、偽ブランド品という判断のようです（笑）。しかたがないので手持ちのＲＯＭライタ用の変換アダプタを作製しました。デバイスはＸＣ９５３６（無印）ですが、ＪＴＡＧを使った書き込みではないので、配線が多く、大変です。ＲＯＭライタで問題なく書き込みができました。

１０月１３日
先週作製した８０８０の簡易ＩＣＥボードの配線を再確認し、上記のＣＰＬＤを実装します。ＣＰＵボードのＣＰＵを取り外し、代わりに簡易ＩＣＥを挿して動作確認を行います。

簡易ＩＣＥの動作は、ほぼ良好で、左画面がＩＣＥの逆アセンブルコマンド。右はＳＢＣ８０８０のモニタの逆アセンブルコマンドです。ＩＣＥの各コマンドも一通り動作確認しました。ただ、電源投入時にそのまま実行動作が出来ず、リセットボタンを押す必要があります。これはプリント基板を使ったオリジナルの方でも同じ動作でした。

この３年くらい、よく半田付けをするので、半田リールが無くなりました。同じ細い線径の半田がもう一つあります。

１０月１４日
旧シンセの電源を強化します。この辺で作り始めたディレイド・モジュレータの消費電力が大きいので別電源にします。だいぶ前に購入した１２ＶのＡＣアダプタです。±１２Ｖ電源に配線します。

旧シンセの筐体からモジュールを取り外し、電源を供給している端子台から、下の段のディレイド・モジュレータに配線している電源ケーブルを取り外します。

新しい電源を筐体内に固定してＡＣ１００Ｖに接続、ディレイド・モジュレータのみ、この電源を接続します。

ディレイド・モジュレータの電源が±１５Ｖから±１２Ｖに変更になったので、回路定数を変更（抵抗１箇所）し、トランスコンダクタンス・アンプのＮＪＭ１３７００の出力のオフセットを取り直しました。８チャンネル分、調整を行いました。

全体の動作確認を開始すると、ＤＣＯ３の出力波形が異常です。はじめアナログのオシロで確認を始めたのですが、２チャンネルのアナログオシロでは原因がつかめず、アナログディスカバリのロジックアナライザを使って確認します。

ＲＯＭテーブルのアドレスを確認すると、Ｃ－ＭＯＳの４０４０バイナリカウンタの動作不良であることが分かりました。４０４０はクロックの立ち下がりでカウントアップなのですが、なぜか立ち上がりでカウントアップになっています。動作速度を上げるために、クロックをＲＯＭテーブルのＡ０に接続しているので、この現象が起きるとアドレスが１、０、３、２、．．となって出力が異常になります。４０４０はＥｂａｙから購入したものて、マーキングは”ＣＤ４０４０　ＨＥＦ　ＨＬＦ”となっていなます。左が壊れてクロックの立ち上がりでカウントアップしている方。右は同じ新しいデバイスに交換した正常な波形です。

１０月１９日
この週は４連休になりました。旧シンセと出力レベルを合わせるため、ＦＰＧＡシンセの出力レベルを上げます。左はデルタシグマＤＡＣのフィルタ／バッファアンプボードです。バッファのフィードバック抵抗を大きくしてレベルを調整しました。右はボードをＦＰＧＡボードのＰＭＯＤコネクタに接続したところです。

ＦＰＧＡシンセをラックに戻し、旧シンセとレベルを比べます。良くなりました。

ＳＢＣ８０８０ボードでＴＫ８０ＢＳ互換機を作る続きです。ＢＳのビデオ信号を解析します。ＢＳは横３２文字、縦１６文字のＶＲＡＭです。簡易ＩＣＥでＶＲＡＭにアクセスして左上にマークを出力します。出力した文字コードは８０で８ｘ８ビットの正方形です。

左の赤枠が垂直同期で、右がマークです。マークの部分は８本輝度が上がっています。この部分が８ｘ８ビットの正方形の部分です。モニタプログラムでもＶＲＡＭにアクセスできますが、プログラムを作らずにマークだけを表示することはできません。簡易ＩＣＥなら簡単です。

切り割り込みパルスを拡大します。垂直同期の中にも水平同期信号が入っています。

垂直同期から左上マークまでの拡大波形です。

続いて、右下にマークを出力します。

右下マークから垂直同期までの拡大波形です。垂直同期の数を数えて同じ回路を作成します。これらの波形からＢＳのビデオ出力は飛び越し走査無しの信号と判りました。

本家のＴＫ８０ＢＳシステムはメモリエラーが発生しています。エラーは２エリアあり、１つ目が９４００～９７ＦＦと２つ目がＡＣ００～ＡＦＦＦです。いずれも上位の４ビットがエラーです。メモリは４ビットの２１１４なので、エラーも上位、下位に分かれます。９４００～９７ＦＦはＢＳボード上、ＡＣ００～ＡＦＦＦは自作の１２Ｋメモリボード上です。

１２Ｋメモリボードはデバイスの２１１４を一度外して挿し直し、再確認しましたが、エラーは解消していません。

１０月２０日
先週のＤＣＯで壊れていたＣＤ４０４０です。レーザマーキングで読みにくいため、赤ペイントで染めてみました。”ＣＤ４０４０　ＨＬＦ”でした。メーカ不詳です。

１０月２１日
アナログシンセビルダーズサミットにＦＰＧＡシンセを出展する予定ですが、普段使っているミキサは大きく、運ぶのが大変なので、簡易ミキサを作製します。ＱＣＡＤでレタリング文字と穴、外形の図面を作成します。

ＨｅｅｋｓＣＮＣでＧコードに変換します。

レザー加工用のデータに変換した後、ＮＣＶＣで移動順序を確認します。

レーザ加工器で２ｍｍ厚のアクリル板から切り出します。２ｍｍだと少し薄いですが、３ｍｍだとジャックが固定できません。

文字彫刻と穴開けが終了したところで、保護シートを剥がします。

作製したパネルにボリュームとツマミを取り付けて、配線を行いました。次回、オペアンプを追加します。

アマゾンで購入のツェナダイオードセットです。１６０本セットで４０４円です。

ＴＫ８０ＢＳ互換機の続きです。新ＲＯＭ／ＲＡＭボードに上記の３．３Ｖツェナダイオードを使ってＳＲＡＭメモリのバッテリバックアップ回路を追加しました。

１０月２２日
ＴＫ８０ＢＳ互換機のＶＲＡＭとキーボードを実装するＦＰＧＡ変換基板の動作確認をします。ＦＰＧＡ内にダミーのメモリとＩＯを１バイト実装し、Ｖｉｖａｄｏのシミュレーションで基本動作を確認します。

シミュレーションでは問題なさそうなので、ＦＰＧＡのロジックをダウンロードして実機で確認します。はじめに２電源バッファの７４ＬＣＸＲ１６３２４５の動作を確認します。

簡易ＩＣＥを介してＦＰＧＡ内にダミーで実装したＶＲＡＭエリア（７Ｅ００～７ＦＦＦ）を連続アクセスします。ＦＰＧＡで生成している７４ＬＣＸＲ１６３２４５のＤＩＲとＥＮ信号を確認します。問題なさそうです。

ダミーで実装した、１バイトのメモリ（ＶＲＡＭ）とＩＯ（ＴＫ８０上の８２５５）をライト／リードして、正しくアクセスきることを確認しました。ダミーなので、所定エリア内の何処を読んでも同じ値が読めます。

１０月２６日
会社にＦＰＡＧボードのＡＲＴＹ（３５Ｔ）を置いてきてしまったので、１００Ｔにコネクタを半田付けして、ＴＫ８０ＢＳ互換機の動作確認を進めます。

ＶｉｖａｄｏプロジェクトのデバイスをＸＣ７Ａ１００Ｔに変えて、ＲＯＭ／ＲＡＭエリアのチップセレクト生成ロジックを合成、インプリ後ダウンロードして新ＲＯＭ／ＲＡＭボードの動作確認を行います。ＲＡＭは６２８１２８で、ＲＯＭは２７Ｃ５１２です。ＲＯＭには予め、主な先頭番地にアドレスが判るように、ＪＭＰ命令を入れておきます。

はじめにＲＡＭエリアです。簡易ＩＣＥのメモリテストコマンドで下位の０１００～７ＢＦＦ、上位の８０００～ＣＦＦＦが正しく動作していることを確認しました。

続いて、ＲＯＭエリアです。簡易ＩＣＥで逆アセンブルして、Ｄ０００（ＢＡＳＩＣのＬ２上位）、Ｅ０００（ＢＡＳＩＣのＬ２下位）、Ｆ０００（モニタ）の先頭番地付近が正しく読めることを確認しました。

次にＢＡＳＩＣのＬ１エリアです。ＦＰＧＡボード上のスライドスイッチでＢＡＳＩＣのＬｌとＬ２を切り替え、Ｌ１でＤｘｘｘをアクセスすると、５ｘｘｘにリマップします。ちょっとアドレスを間違えていて、Ｌ１のアドレスはＥｘｘｘでした。次回、６ｘｘｘがＥｘｘｘにリマップされることを再確認します。

ＦＰＧＡの外部に実装したアドレスリマップ回路です。Ａ１５をＬ１のＢＡＳＩＣ設定とＥｘｘｘのアドレスデコードのＡＮＤ信号で外部ロジックを使ってマスクしているだけです。これにより、Ｌ１のＬ２のＢＡＳＩＣの重なっているＥｘｘｘを６ｘｘｘ番地に移動することができ、２つのＢＡＳＩＣとモニタが１個の２７Ｃ５１２に入ります。

１０月２７日
８チャンネル簡易ミキサにオペアンプを追加して、電源、ミキサ出力の配線を追加しました。アナログディスカバリを使って基本動作確認を行いました。次回、ＦＰＧＡシンセから±５Ｖを引き出し、動作確認を行う予定です。

１０月２８日
アパートでの作業です。以前に８２５５のＩＰをＶｉｖａｄｏのシミュレータで動作確認しましたが、ビヘイビアシミュレーションではモード１でポートＡに入力したキーコードとＳＴＢ／ＲＤＹのハンドシェイクが正常動作しています。黄色枠にポートＡに入力したキーコード４４が出力されています。

しかし、合成後シミュレーションではデータバスに出力される黄色枠のキーコードがＸＸの不定になっています。

合成時ログを確認すると、ポートＡとポートＣの４ビットがマルチドリブンになっていると、ワーニングが出ています。

８２５５のＩＰのソースコードを確認します。キーコードを入力しているポートＡの８ビットとＳＴＢ信号を入力するポートＣの４ビットを条件付きで出力している部分を暫定的に削除してみます。

インプリ後シミュレーションです。正常動作になりました。上記の修正では動的モード設定に対応できないですが、とりあえず動作しています。マルチドリブンになる部分が判明したので継続して調査します。

１０月２９日
マルチドリブンの続きです。８２５５のＩＰのポートＡ～Ｃは設定により入出力が変化するｉｎｏｕｔ属性です。それに接続しているｋｅｙ＿ｃｏｄｅとｋｅｙ＿ｓｔｂ信号もｉｎｏｕｔ属性にする必要がありました。緑枠のように修正して、ＩＰ側のソースは元に戻してもマルチドリブンは解消されました。

１０月３０日
会社の空き時間にＶＲＡＭを実装します。書籍のＦＰＧＡ大全の文字表示のページを参考に、トップモジュールに赤枠のＤＰＭを使ったＶＲＡＭを追加しました。

ソースを修正すると、プロジェクトが自動的に更新され、ソースペインのＶＲＡＭに？マークが表示されます。ＶＲＡＭの本体が無いという表示です。

ＩＰカタログのブロック・メモリ・ジェネレータのメモリ・ストレージ・エレメントから、ＲＡＭ＆ＲＯＭ＆ＢＲＡＭを選び、各設定を行います。コンポーネント名をソースコードに合わせて”ＶＲＡＭ”に変更し、インターフェースを”Ｎａｔｉｖｅ”に、タイプを”Ｔｕｒｅ　Ｄｕａｌ　Ｐｏｒｔ　ＲＡＭ”に設定します。ライトイネーブルにチェックを付けて、サイズを”８”に設定します。上記でコンポーネント名をソースコードに合わせて変更しないと、後で？マークが消えないので注意します。

ポートＡ（ＣＰＵ側）の設定はバス幅を”８”に、深さを”５１２”に設定します。

ポートＢ（ビデオ側）は、カウンタで常時読み出しなのでイネーブルを”Ａｌｗａｙｓ　Ｅｎａｂｌｅｄ”に設定します。

設定の確認です。１８ＫのＢＲＡＭが１つ使われ、アドレス幅が９（５１２バイト）になっていることを確認します。

”Ｏｕｔ　ｏｆ　Ｃｏｎｔｅｘｔ　ｐｅｒ　ＩＰ”と”Ｇｅｎｅｔａｔｅ”を実行しするとソースペインの？マークが消えます。その後、ＩＰのソースディレクトリにある”ＶＲＡＭ．ｖｅｏ”ファイルと追加したＶＲＡＭのＩＰへの接続部の信号リストが一致しているか確認しておきます。

とりあえず、ＣＰＵ側のみデータバスに接続して、合成、インプリ後、シミュレーションを行います。テストベンチは８２５５への１文字入力と、その後、ＶＲＡＭに”８８”を書いて、同じ番地を読みます。キーコード”４４”とＶＲＡＭの”８８”がデータバスに出力されています。ＣＰＵ側は良さそうなので、次はビデオ側を作成する予定です。

青枠内のアドレスデコーダを含むＲＯＭとＲＡＭの実動作とＶＲＡＭのＣＰＵ側のシミュレーションの確認ができました。