ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その５７
ｍｉｄｉｃｏｎｖプログラム、ＨＬＳのＤＭＡ
２０２０年
９月３日
ｍｉｄｉｃｏｎｖの続きです。ガレージ環境でデータの先頭に無効データ２バイトが余分に入って動作不良だった、ｍｉｄｉｃｏｎｖプログラムをアパート環境で実行してみます。プログラムとデータはガレージと同一です。
変換後のバイナリデータです。８ｃ００〜８ｃ０ｆが８チャンネル分の先頭アドレステーブルで８ｃ１０が１チャンネルデータの先頭です。音程が２５で音長ｃ０、ゲート長０で、無効データは無くなぜか正常です。
続いてインテルＨＥＸのデータです。正しくＨＥＸファイルに変換されて、こちらも正常です。次回、ガレージの環境で再確認します。
ＨＬＳのＤＭＡの続きです。Ｃ／ＲＴＬコシミュレーションします。先週と同じく、ｆｏｒ文のＰＩＰＥＬＩＮＥ付きです。テストベンチのｐｒｉｎｔｆの出力は正常に見えます。
Ｃ／ＲＴＬコシミュレーション時に波形シミュレーションを出力して、確認します。設定でＤｕｍｐＴｒａｃｅをＦｕｌｌにします。
波形ボダンがイネーブルになるので、クリックするとＶｉｖａｄｏが起動し、波形が表示できるようになります。左下にＡＸＩ−Ｌｉｔｅでレジスタ設定があり、その後、ｇｍｅｍ（メモリ）からデータが読み出せれて、ｏｕｔ＿Ｖ（ＡＸＩ−Ｓｔｒｅａｍ）のＴＶＡＬＩＤが常時ＨＩＧＨになっています。全体の長さは約５．６ｕＳです。実機のＦＰＧＡのＴＶＡＬＩＤテストポイントはＬＯＷのままだったので、結果が異なります。
ｏｕｔ＿Ｖ（ＡＸＩ−Ｓｔｒｅａｍ）を拡大してみます。１クロックでインクリメントデータが出力されています。
ＨＬＳのｆｏｒ文のＰＩＰＥＬＩＮＥを取って再度、Ｃ／ＲＴＬコシミュレーションします。ＴＶＡＬＩＤが交番しています。全体の長さが５．６ｕＳから１０ｕＳに長くなっています。
ｏｕｔ＿Ｖ（ＡＸＩ−Ｓｔｒｅａｍ）を拡大してみます。２回目から２クロックでインクリメントデータが出力されています。ＰＩＰＥＬＩＮＥ指定を取った効果が表れています。
９月６日
この週末は日曜のみのガレージ作業です。先週からの続きのｍｉｄｉｃｏｎｖプログラムです。ガレージ環境では下の赤枠の２バイトの無効データが入っています。
色々調べて、原因がわかりました。２バイトの無効データが入るデータは８チャンネルのｍｉｄｉデータでした。
アパート環境では２バイトの無効データは無く、赤枠が３バイトの１音分のデータです。
正
しく変換できる方は下のように７チャンネルまでのデータでした。５と６チャンネルが同じ音程データなので、６チャンネルを削除して、７チャンネルにしたのが
このデータです。これはｍｉｄｉｃｏｎｖプログラムの不具合です。８ｃ００〜８ｃ０ｆはスタートテーブルですが、変換が終了しないと各チャンネルのスタート番地が定まらないため、データの変換後にテーブルとデータを連結しています。プログラムの不具合でチャンネル数が８になると、この不具合が発生します。こ
れは単純なミスで修正しておきました。ｂｗｖ５７２を３つの部分に分けて変換したのですが、３部が正しく変換できず、タイミングのズレが発生しています。次回、再度
確認します。
ＨＬＳのＤＭＡの続きです。アパートと同様にＣ／ＲＴＬ
コシミュレーションで波形を出して確認します。ＰＩＰＥＬＩＮＥを有効にしてＴＶＡＬＩＤ信号を連続出力して、幅を長くします。５０〜１００ＭＨｚでＴＶＡＬＩＤが出力すると、アナログディスカバリでは正しく取り込めないからです。左下のＡＩＸ−Ｌｉｔｅのレジスタアクセスを確認しておきます。
拡大して確認します。１８番地に０を書いています。
続いて、０番地に１を書いています。
ＡＰＩのヘッダファイルで確認します。０番地はコントロールレジスタです。０ビット目はａｐ＿ｓｔａｒｔビットです。
１８番地は引数のスタートアドレスのポインタです。
下はＳＤＫのＤＭＡの初期化の部分です。ＸＤｍａ＿Ｓｅｔ＿ｓｔａｒｔ＿ａｄｄｒ＿Ｖ（）関数でスタート番地（ＤＤＲの０ｘ８８００００００）を設定しています。これが１８番地
に０を書いているのに対応しています。続いて、ＸＤｍａ＿Ｓｔａｒｔ（）関数でＩＰをスタートさせています。こちらは０番地に１を書いているのに対応して
います。
アナログディスカバリのロジアナをＦＰＧＡボードのテストポイントに接続して確認します。ＸＤｍａ＿Ｓｔａｒｔ（）関数でブレイクし、アナログディスカバリをシングル動作させます。ＸＤｍａ＿Ｓｔａｒｔ
（）関数を実行すると、ＴＶＡＬＩＤ信号が出力しました。長さは約５ｕＳｅｃです。シミュレーションの値に近いです。これは１回のみ出力されることを確認
しました。この単純ＤＭＡでは５１２ワード転送しているようなので、次段のＦＩＦＯのリード側からデータを取り出してみたいと思
います。
９月１２日
ｍｉｄｉｃｏｎｖプログラムの不具合の続きです。先週からのＢＷＶ５７２の第３部の変換結果のタイミングがおかしいので、バイナリダンプしてみます。青色内のステップ数が０６、０６となって、休符があるばずですが、ありません。
ドミノで確認すると、エクスプレションとプログラムチェンジのイベントが入っていました。
ｍｉｄｉｃｏｎｖプログラムはノート以外のデータは変換前に消しておく必要がありました。上記のイベントを削除します。
削除後の変換データです。ステップ数が０Ａ、０６となって休符が出現しました。
もう一つ正しく変換するたの条件があり、チャンネルの先頭に空き小節が１つ必要でした。やり方は以下のようにします。今回は下のような３部構成です。
３部のみにするには、下のように先頭の赤枠の１小節を残して、中間部を選択します。
その後、時間削除で削除します。直ぐに忘れてしまうので備忘録のために残しておきます。
プログラムを追加して、データの途中にノート以外のイベントがる場合には重複ファイルに警告を出すようにしました。
早速、３曲録音しました。無事変換できて良かったです。
９月１３日
ＨＬＳのＤＭＡの続きです。データ転送数を５１２ワードから４０９６ワードに変えてみます。ＦＩＦＯの倍の長さです。
ロジックをＦＰＧＡボードにダウンロードして、ＳＤＫでＤＭＡをスタートさせテストポイントの波形を確認します。ＦＩＦＯからのＴＲＥＡＤＹが４０ｕＳｅｃ後に下がっています。データがフルになったことが分かります。５１２ワードで５ｕＳｅｃだったので、４倍の４０ｕＳｅｃで正しく動作しているようです。
９月２０日
この４連休は後半の３日のみガレージ作業を行いました。ＴＫ８０ＢＳ互換機と本家のモニタ出力のノイズを比べる動画を撮ってみました。初めに本家ですが、かなりノイズが出ます。クリックすると約４ＭバイトのＭＰ４をダウンロードします。
続いて互換機です。ノイズはほどんど出ません。クリックすると約４ＭバイトのＭＰ４をダウンロードします。
ＨＬＳのＤＭＡ部のブロック図を書きました。ＦＩＦＯの読み出しクロックを１パルス化する必要があります。また、ゲートの立ち上がりエッジ信号をＤＭＡとＦＩＦＯに接続する必要があります。
ＦＩＦＯはシステムクロックに対してＴＲＥＡＤＹ信号１回で１ワード読み出されます。６４倍の音程クロックを１パルス化します。
ＧＡＴＥは立ち上がりエッジを検出して、ＤＭＡとＦＩＦＯに接続する必要します。ＦＩＦＯの非同期リセットの要件で３クロック以上必要との記述があるので、４パルス化します。
ＦＩＦＯジェネレータの仕様書を再確認しておきます。非同期リセットは他のクロックとは関係なく、立下りエッジで検出されること。
ＦＩＦＯにブロックＲＡＭを使うと自動的に安全回路が入ること。
安全回路がある時のタイミングです。リセットが８クロックと書いてありますが？です。３クロックじゃなくて、８クロック必要ということでしょうか？また、リセット後に内部で動作が再開されるのに６０クロックかかるということのようです。
