ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その５８
ＵＳＢ−ＭＩＤＩ変換の
ベロシティパッチユニットの作製
Ｒｅｐ＿Ｄｍａの作製
２０２０年
９月２６日
ＵＳＢ−ＭＩＤＩ変換のベロシティのパッチユニットを作製します。近くのホームセンタで艶消し黒の缶スプレーを購入しました、
９月２７日
ＵＳＢ−ＭＩＤＩパラレル変換用のベロシティパッチのケースは大分前に購入してありました。パラレル変換と同じサイズの色違いです。パラレル変換フロントパネルをレーザ加工機でレタリングするため、艶消し黒で塗装しました。エンベロープジェネレータとパラレル変換のベロシティの対応はこの辺に出てきます。
ベロシティパッチのフロントパネルのレタリング原稿をＱＣＡＤで入力します。ＣＨＡＲが文字レイヤ、ＬＩＮＥが線レイヤ、ＣＥＮＴＥＲが３．５ｍｍジャックのセンタポンチレイヤです。
ＨｅｅｋｓＣＮＣでレタリング文字のＣＨＡＲレイヤを選択し、スケッチに変換します。その後、ポケット加工でＧコードを生成します。
レーザ加工用に変換後、ＮＣＶＣでパスを確認します。線分で作った三角がうまく変換できていませんでした。直ぐに忘れるので、備忘録として書いておきます。
ＣＨＡＲレイヤだけでスケッチに変換してもダメでした。
ＬＩＮＥレイヤも選択してスケッチに変換する必要がありました。変換したスケッチを全て選択して、ポケット加工します。
再度、ＮＣＶＣでパスを確認します。今度は正しく変換できました。線分で作った閉じた図形はスケッチに変換する必要があります。
レーザ加工機で文字レタリングとセンタポンチを刻印しました。
センタポンチの刻印にポンチを打って、ボール盤で穴開けします。
３．５ｍｍジャックを取り付けて、ＧＮＤと共通線を半田付けしました。
内部にはＵＳＢ−ＭＩＤＩのベロシティ信号を分岐する簡単基板が入っています。片側はエンベロープジェネレータに分岐し、もう片側をフロントパネルに配線します。
１０月７日
ベロシティパッチの内部配線を追加しました。
１０月１８日
ＨＬＳのＤＭＡの続きです。外部のテストポイント経由では早い信号を見られないので、ＶｉｖａｄｏのＩＬＡを使って動作を確認します。ブロックデザイン内の信号線を選んでデバッグマークを付けるだけでＩＬＡに登録できます。また、ゲート信号の代わりにボード上のスライドスイッチを使うようにｍｙＩＰを修正しました。
ＤＭＡの設定はスタートアドレスが０ｘ８８００００００（ＤＤＲ）、リピートスタート＝２５５、リピートエンド＝５１１に設定します。この設定で先頭部が２５６ワード、リピート部も同じく２５６ワード転送になるはずです。
上記の設定した後でＲｅｐ＿Ｄｍａ２＿Ｓｔａｒｔでブレイクします。
ハードウェアマネージャを開くと、ＩＬＡウインドが出てきます。トリガを無条件にしてＩＬＡをスタートします。ＦＩＦＯのＤＭＡに対するＴＲＥＡＤＹがイネーブルになっています。ＦＩＦＯが受け入れ可能になったことが分かります。
ＦＩＦＯの読み出しに使う６４倍の音程クロックでトリガをかけてからＩＬＡをスタートします。音程クロックはフリ―ランしているので直ぐにトリガが成立し、１パルス幅の６４倍音程クロックが出ていることが分かります。この信号は幅が１０ｎＳｅｃしかないので、外部に接続したアナログディスカバリでは測定できない信号です。
トリガをゲート信号に設定し、ＩＬＡをスタートさせて、ＳＤＫを継続実行し、ＤＭＡをスタートさせます。トリガ待ちになるので、ボード上のゲート信号の代わりのスイッチをイネーブルにすると、トリガが成立し、以下の波形になりました。ＤＭＡのＦＩＦＯに対するＴＶＡＬＩＤが間欠でイネーブルになっています。間欠になっているのは先頭部の２５６ワード、以降リピート部の２５６ワードが出力されているためと思われます。ＦＩＦＯの深さは２０４８ワードなので、２５６ワードが８個入るはずです。良否は別にして、データ転送がゲート信号で開始されているようです。
ゲート信号のスイッチをディゼーブルに戻してから、再度、トリガを無条件にしてＩＬＡをスタートします。ＦＩＦＯのＤＭＡに対するＴＲＥＡＤＹはディゼーブルになっています。一方、ＦＩＦＯの出力のデルタシグマＤＡＣに対するＴＶＡＬＩＤとＤＭＡのＦＩＦＯに対するＴＶＡＬＩＤはイネーブルのままになっています。ＩＬＡは非常に便利ですが、サンプリングクロックが１００ＭＨｚで今回は１０２４サイクル長なので、今回のようにＦＩＦＯの読み出しクロックが遅い場合には、全体を見通せません。外部のアナログディスカバリと併用して動作確認するようにしてみます。
１０月２１日
ＨＬＳのＤＭＡの続きです。ボード上のスイッチに連動してＤＭＡが開始されているようなので、デルタシグマの出力を確認してみます。ＤＤＲ上に作った波形データを確認しておきます。先頭部とリピート部共に方形波で、振幅は下側が０ｘ１０００、上側が０ｘｅ０００です。先頭部はリピート部の２倍の周波数に設定してあります。上限を０ｘｆ０００にした方が良かったです。
デルタシグマの出力をアナログディスカバリのオシロで測定します。フィルタを入れなくてもＦ特が悪いので、オーディオ波形として測定できます。シングル動作でトリガをかけ、ボード上のゲート信号のスイッチをイネーブルにすると、ＤＤＲに設定したデータの通り、先頭部に続き、リピート部は連続して出力されています。波形データがＤＤＲー＞ＤＭＡ−＞ＦＩＦＯ−＞デルタシグマに正しく出力されていることが分かります。
ただ、現状ではボード上のゲート信号のスイッチをディゼーブルにしても波形は止まりません。ＤＭＡの転送が終了して、ＦＩＦＯに入っているデータが無くなれば波形は止まるはずです。
以下のように、リピート部のループ条件にゲート信号が１の時という条件は入っています。
ただ、Ｃ合成時にｆｏｒループが無限ループになるというワーニングが出ています。
先頭部でゲート信号が１になるのを待っている部分はスイッチに連動して動いています。もう少し調査が必要です。
１０月２５日
先週の続きです。ゲート信号が下がっても、転送が止まらない原因が分かりました。ｇａｔｅ変数にｖｏｌａｔｉｌｅ属性が付いていなかったので、ゲート信号の変化がロジックに伝わっていませんでした。早速、修正します。
アナログディスカバリのオシロでゲート信号とデルタシグマＤＡＣ出力を確認しました。赤枠がスタート部、赤ラインがリピート部、青ラインがＦＩＦＯに溜まっていたデータです。ゲートが下がって、ＦＩＦＯに入っている最後のデータが出た後に、波形が止まることを確認しました。
１０月２６日
アパートに帰ってきました。方形波ではつまらないので、サイン波にしてみます。ｃｙｇｗｉｎ上のＣプリグラムでスタート部とリピート部のｃｓｖデータを生成し、結合してオープンオフィスのＣＡＬＣで波形を確認します。先頭部は１６ビットのフル振幅で、リピート部の振幅は８０％で周波数は２倍にしました。
マイクロブレーズの制御プログラムにスタート部とリピート部を配列として入れ、ＤＤＲの初期化後にテーブル先頭にコピーします。
オシロで波形を確認します。スタート部の波形が１回、リピート部が複数回出力されていることを確認しました。赤枠がスタート部、赤ラインがリピート部、青ラインがＦＩＦＯに溜まっていたデータです。今後の課題としてはゲートが下がったら、ＦＩＦＯをクリアするようにロジックを修正する必要があります。
ＦＩＦＯをクリアするロジックを考察してみます。ゲートの立ち上がりを検出して、ＤＭＡを停止し、続いてＦＩＦＯをクリアします。その後ＤＭＡをスタートします。楕円内のようなタイミングで短時間で行います。ゲートがＯＦＦの時はエンベロープジェネレータのリリースを使って減衰させます。
１０月３１日
先週の続きです。ＦＩＦＯクリア信号を追加しました。アナログディスカバリのロジアナでタイミングを確認します。ＤＭＡゲートを約１５ｕＳｅｃ、ＦＩＦＯクリアを５ｕＳｅｃにしました。
アナログディスカバリのオシロでゲート信号とデルタシグマＤＡＣ出力を確認します。ゲートの立ち上がりまで、前のリピート部が出力され、赤ラインの立ち上がり検出で、スタート部が出力されることを確認しました。
１１月１日
立ち上がり検出を短くしてみます。以下のように、ＤＭＡゲートと、ＦＩＦＯクリアを同時に行い、全体の長さを約１０ｕＳｅｃにします。
ロジアナでタイミングを確認します。同時にＤＭＡのゲート信号でＤＤＳもクリアして、ＦＩＦＯクリア中にＤＤＳからのＦＩＦＯの読み出しを禁止します。赤丸はＦＩＦＯ読み出し信号です。
ゲートの立ち上がり部を拡大してみます。ＤＤＳをクリアしたので、赤丸のスタート部の先頭のタイミングはゲートの立ち上がりからの時間が一定になります。
１１月７日
ＨＬＳのＤＭＡ用の５Ｖ−＞３．３Ｖレベル変換をアマゾンで購入しました。４ビットが６セットです。
レベル変換用にユニバーサルボードを切り出し、２６ピンのＭＣ８０バスのコネクタを取り付けました。
ＦＰＧＡボードの下側にはすでにピンヘッダが付いているので、ユニバーサルボードを下側に配置します。
１月８日
ユニバーサルボードに８ビット（データ）と４ビット（アドレス）のレベル変換を実装します。
ユニバーサルボードの裏に配線を追加していきます。
データとアドレスの配線が終了しました。
１１月１５日
ＨＬＳで作成したカスタムＤＭＡが１チャンネルで動作しているようなので、２チャンネルにしてみます。ＤＭＡを追加すには接続するＡＸＩポートを増やす必要があります。ブロックデザインでＡＸＩインターコネクトのプロパティを確認します。現在はスレーブが２、マスターが８です。
スレーブ、マスタともそれぞれ１チャンネル追加し、スレーブを３に、マスタを９にしました。
その後、ブロックデザイン内でＤＭＡとＦＩＦＯ、デルタシグマをコピー＆ペーストし、必要な配線を追加します。
アドレスエディタで追加したＤＭＡをマップします。
追加したＤＭＡはプログラムで初期化と設定をする必要があります。ＨＬＳのユーザガイドＵＧ９０２でＡＰＩの初期化関数を確認しておきます。ｘｘｘ＿ＬｏｏｋｕｐＣｏｎｆｉｇの引数でＩＤを設定すれば良さそうです。
因みに、現行のソースではＸｒｅｐ＿ｄｍａ２＿ＬｏｏｋｕｐＣｏｎｆｉｇの引数は即値で０を入れています。
２チャンネルに追加した後でＳＤＫを起動し、ＳＤＫのＢＳＰ下を１チャンネルの時と比較しました。ｘｐａｒａｍｅｔｅｒｓ．ｈで差分が見つかり、以下のようにインスタンスが１つ増えて、ＩＤが追加されていました。
