ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その５９
Ｒｅｐ＿Ｄｍａの動作確認
多チャンネル化
２０２０年
１１月２１日
２０日は休みで、午後からガレージに来ました。ＨＬＳのＲｅｐ＿Ｄｍａの続きです。簡単に２ｃｈで動作すると思ったのですが、そんなに簡単ではなかったです。ＳＤＫでデバッグすると、マイクロブレーズが走ったままとなり制御できません。
１チャンネルで動作している状態から少しづつ変更し、どこが悪いのか確認します。１チャンネル分だけ臨時で入れていたＦＩＦＯのクリアを８チャンネルにしたｍｙｉｐを組み込んで動作確認を行います。
ＦＩＦＯがクリアされ、正しく動作しています。
ブロックデザイン上で２チャンネルのＤＭＡとＦＩＦＯ、デルタシグマＤＡＣを追加し、合成／インプリします。
２チャンネルの初期化を追加します。１チャンネルと同様に、変数を用意してＬｏｏｃｋｕｐＣｏｎｆｉｇ関数を使って情報を取得し、ＣｆｇＩｎｔｉａｌｉｚｅ関数で初期化します。
ＳＤＫ
内でＦＰＧＡにロジックをダウンロードし、プログラムのデバッグをすると、ＣＰＵが停止せず、実行状態のままになります。停止ボタンで停止させると、ア
センブラのコードで停止し、この後の再実行はできませんでした。１チャンネルと同じＡＰＩで２チャンネルも初期化しているのが不具合の原因のようで
す。
高位合成のユーザマニュアルで初期化関数を確認すると、ＭＭＵの有無で使用する関数が決められているようです。今回ＭＭＵは未使用です。ＦＰＧＡ大全でもＩｎｉｔｉａｌｉｚｅ関数が使われています。
早速、Ｉｎｉｔｉａｌｉｚｅ関数で初期化するように変更し、ＳＤＫでプログラムのデバッグをすると、正常に停止して開始されるようになりました。
実行後、ボード上のスイッチでチャンネル１と２のＤＭＡが開始できるようになりました。左が正弦波の１チャンネル、左が方形波の２チャンネルで個別に制御できることを確認しました。
１１月２２日
ボード上のスイッチで２チャンネルの出力できるようになったので、ＭＣ８０バスから出力してみます。以前に作製しておいたレベル変換基板を介して、ＵＳＢパラレル変換器の出力を接続します。
ＭＣ８０バスで、２チャンネルのＲｅｐ＿ｄｍａが動作することを確認しました。
１１月２３日
暫定の正弦波と方形波の出力データを１６ビットのトーンホィールジェネレータの波形に変更します。１６’、５−
１／３’、８’の合成です。赤のラインがスタート部で振幅が１６ビットフルにして、緑のラインがリピート部で振幅を８０％にしました。１チャンネルと２
チャンネルを別のデータにしようと思ったのですが、マイクロブレーズのＲＡＭが３２Ｋの設定になっていて、ＲＡＭが足らなくなったので、とりあえず、同じ
データです。オープンオフィスのＣＡＬＣで波形を確認します。
上記のデータを配列に入れＤＤＲに転送して出力テストを行いました。先頭の振幅が大きいので、トリガが掛かり先頭を分別できます。動作良好です。
１１月２５日
上記のようにＤＭＡ部のチャンネルを増やすには必要なモジュールを単純に増やしていえばいいのですが、数が増えると配線が大変で、ブロックもごちゃごちゃしてきます。ブロックデザインでは階層化が可能です。下は上記で書いた単純に各モジュールを追加して２チャンネルにしたブロックです。
階層化するには階層化したいモジュールをＣＴＲＬを押しながら選択していきます。ここではＤＭＡ、ＦＩＦＯ、汎用ロジックのＡＮＤとデルタシグマＤＡＣを選択します。選択されたモジュールはオレンジ色になるので分りやすいです。
右クリックでメニュー出し”Ｃｒｅａｔｅ Ｈｉｅｒａｒｃｈｙ”を選びます。
階層化するモジュールに名前を付けて、ＯＫを押します。
選択した複数モジュールが１つになり、モジュールの外側との配線も維持されます。
モジュールを選択して、コピー＆ペーストして、外部との配線を追加すれば、簡単に２チャンネルになります。
階層化されたモジュールは”＋”マークをクリックすると内部が展開されます。この方法ではれば８チャンネルにするのは簡単にできそうです。
１１月２８日
アパートで階層化を行ったＤＭＡ部が動作するか実機で確認してみます。ＤＭＡ、ＦＩＦＯ、汎用ロジックのＡＮＤとデルタシグマＤＡＣを階層化して、２チャンネルにしてブロックを作成します。
通常通り、ＦＰＧＡを合成／インプリして、ＳＤＫを起動します。ｈｅｌｌｏｗｏｒｌｄ．ｃ内の階層化したモジュールの初期化関数後にブレイクポイントを設定しました。
実行すると、なぜか関係の無いＬＣＤのソースコードｓｔ７５６５．ｃ内で停止します。ＦＰＧＡとＳＤＫの整合が取れていないようです。
１１月２９日
階層化の記述のあるｕｇ９９４の”ＩＰインテグレーターを使用したＩＰサブシステムの設計”を確認してみます。階層化した後は２つのステップが必要だと書いてありました。初めに”ラッパーの生成”です。
続いて、”出力ファイルの生成”です。
早速、同じようにオペレーションを行います。初めに、ｄｅｓｉｇｎ＿１．ｄｂを右クリックして”Ｃｒｅａｔｅ ＨＤＬ Ｗａｐｐｅｒ”を選択し、ラッパーの生成を行います。
続いて、同じくｄｅｓｉｇｎ＿１．ｄｂを右クリックして”Ｃｒｅａｔｅ Ｏｕｔｐｕｔ Ｐｒｏｄｕｃｔｓ”を選択し、出力ファイルの生成を行います。
その後、ＦＰＧＡを合成／インプリして、ＳＤＫを起動します。通常の通り、初期化の後で停止するようになりました。やはり、ちゃんとマニュアルを読まないといけません（笑）。
先週と同様にレベル変換基板を介して、ＭＣ８０バスから出力してみます。
ＰＣ−＞ＵＳＢ−パラレル変換ー＞実験ボードという接続です。
２チャンネルで正常動作しています。波形は先週と同じ１６’、５−
１／３’、８’の合成です。ＦＩＦＯのクリアのテストで先頭１回（下線部）出力ありの設定です。ここで波形を拡大します。ＤＤＳの周波数を５１２倍にして、波形テーブル長を５１２ワードに変更したので、周波数も正しく出ています。デルタシグマ出力を旧アナログシンセのＶＣＦに入力して、ＭＰ３を録音しました。画像をクリックすると約１．３ＭバイトのＭＰ３をダウンロードします。
気になる、ロジック使用量を確認しておきます。デバイスは１００Ｔです。ＦＰＧＡ内のデバッグ用ＩＬＡ（ロジアナ）を削除して、２チャンネルのＤＭＡの音源（デルタシグマＤＡＣ出力）のみでスライスが約４４％です。ＡＸＩインターコネクトが２５％、ＤＤＲコントローラが１０％使われています。予想より多いです。
少し気が早いですが、２４チャンネルのアナログミキサーを注文しました。旧シンセ、ＦＰＧＡシンセ、今回作成してＤＭＡテーブルシンセ用で合計２４チャンネルです（笑）。今回の２４チャンネルにはＵＳＢオーディオが無いので、今使用してる１２チャンネルと併用します。１２チャンネの上に設置する予定です。余っていたワイヤラックの足の長さを揃えて組み立てました。野外に保管してあったので、少し錆びています。
１１月３０日
アパートのＰＣでＡＸＩインターコネクトを２チャンネル分増設し、ＤＭＡ部を４チャンネルにして、ロジックの使用量がどのくらい増えるか確認してみます。
４チャンネルでは全体でスライスが約５６％になり、ＡＸＩインターコネクトが２５％から３４％に増えました。ＡＸＩスマートコネクトというＩＰもあるので、使用量を確認した方がいいです。
ユーザガイドのｕｇ９９４にインターコネクトとスマートコネクトの違いが出ていました。エリアが少なくなるようです。
１２月２日
アパートでＡＸＩインターコネクトからＡＸＩスマートコネクトに変更してロジック使用量を確認します。ＤＭＡは２チャンネルです。
残念ながら、使用量は増えました。全体で約５１％に増加しています。スマートコネクトが３２％です。ＡＸＩインターコネクトの時は全体が約４４％、インターコネクトが２５％でした。ということで、インターコネクトを使った方が良さそうです。
１２月５日
新ミキサのために少し配置を変えます。現行の１２チャンネルミキサを手前に移動し、ワイヤラックを設置しました。
午後になって、２４チャンネルミキサが到着しました。早速、ラックの上に乗せて、各チャンネルの動作を確認しました。
ミキサと一緒に購入した、ケーブルとＬ字フォーンプラグです。
３．５ｍｍのプラグはヤフオクで購入済みです。先端にプラグを半田付けして、８チャンネル分のケーブルを作製しました。
１２月６日
ラックは高めに作ってあったので、ポールを短くして、旧ＤＣＯが隠れる高さに調整しました。
こちらはアマゾンで購入のＭＣ８０バス用の２６ピンのフラットケーブル圧接コネクタです。１５個で５００円くらいで、すごく安いです。
旧シンセとＦＰＧＡシンセを接続して動作確認しました。エフェクタが２系統あり、良さそうです。新しいミキサにはＵＳＢインタフェースが無いので、１２チャンネルを経由してＰＣに接続します。
１２月１３日
ＭＣ８０バスのケーブルを延長します。フラットケーブルをピンヘッダを使って対向させて延長すると、１ピンと２ピンが入違ってしまうので、一度、基板を介して延長します。先週購入した２６ピンの圧接コネクタを３個使ってケーブルを作製しました。
早速、延長ケーブルの動作確認を行います。動作良好です。
１２月１５日
アパート作業です。先々週、ＤＭＡ部を４チャンネルにしてロジック使用量を確認しました。実際に４チャンネルで動作確認を行うと、なぜか３チャンネルまでは正常に動作しますが、４チャンネル目の初期化プログラムを追加すると、デバッグ開始時にＭｉｃｒｏＢｌａｚｅがｍａｉｎ関数の先頭で停止しない不具合が発生しました。
ＳＤＫのビルド時のｅｌｆのサイズを見ると７ｆ７０まで達していて、ローカルメモリが足りていないのではと思われます。現状のＭｉｃｒｏＢｌａｚｅのローカルメモリは３２ＫＢに設定しています。
詳しいメモリの使用状況はメモリマップを確認するのが一番ですが、デフォルトでマップファイルを出力しない設定になっているようで、以下のＷＥＢページで出力する方法が紹介されていました。
ＭｉｃｒｏＢｌａｚｅのローカルメモリを増やすにはブロックデザイン上で一度、ＭｉｃｒｏＢｌａｚｅを削除してから、再度ＩＰで追加する必要があるようです。（ブロックオートメーションの実行でローカルメモリの設定か可能です）ローカルメモリを最大の１２８ＫＢに設定して、キャッシュ無し、割り込み有りに設定しました。一度、削除すると外れてしまう結線もあるので、再度接続してブロックデザインを完成させます。その後、アドレスエディタでローカルメモリが１２８ＫＢになっていることを確認します。
ＦＰＧＡを合成／インプリしてロジックをダウンロードし、ＳＤＫでデバッグします。正しくｍａｉｎ関数の先頭で停止するようになりました。４チャンネル分の初期化を行い、デルタシグマＤＡＣの出力をアナログディスカバリのオシロで確認します。
アナログディスカバリが２チャンネルで、出力の４チャンネルが同じ波形なので、いまいちですが、１〜４チャンネルに正しくＤＤＲの波形データが出力されていることを確認しました。今後の確認事項として８チャンネルに増設し、ＤＤＲ３−＞インターコネクト−＞ＤＭＡ間の転送が間に合っているか確認が必要です。現在のテーブル長は５１２ですが、２５６に短くするなど調整が必要かもしれません。
ローカルメモリを増やしたので、ロジック容量を確認しておきます。スライスが５４．３３％です。メモリを増やす前が５４．１９％だったので、ほとんど増えていません。
１２月１７日
またまた、
アパート作業です。一昨日、Ｍｉｃｒｏｂｌａｚｅのメモリを１２８ＫＢにしたところでロジックの使用量の一番多いスライスが５４％を少し超えていました。一番ロジックを使っているのはＡＸＩインターコネクトです。現状でスレーブ５ポート、マスタ１２ポートを使っています。今後、ＤＭＡ部を４チャンネルから８チャンネルに増設すると、さらにＡＸＩインターコネクトのロジック使用量が増えると思われます。１つのインターコネクトに多数のスレーブとマスタが付いていると、多数の組み合わせでアービトレーションする必要があり、多量のロジックを使うと予想されます。そこで、ＭｉｃｒｏＢｌａｚｅの繋がるスレーブが１ポートのインターコネクトと、ＤＤＲ用のＭＩＧが繋がるマスターが１ポートのインターコネクトの２つに分けてみました。ＤＭＡは以前と同じ４チャンネルです。
左がＭｉｃｒｏＢｌｏｚｅの繋がるスレーブが１ポートのＡＸＩインターコネクトです。右がＭＩＧの繋がるマスタが１ポートのインターコネクトです。
２つのインターコネクト間はカスケードで接続します。
簡易的なロジック使用量のテストなので、簡単のため基本クロックをＤＤＲの１６６ＭＨｚの半分の８３ＭＨｚにしました。オレンジのラインが基本クロックです。
合成／インプリ後、ロジック使用量を確認します。スライスを５４％から３３％に減らすことができました。音程を作るＤＤＳのクロックも１００ＭＨｚから８３ＭＨｚに下がったため音程はその分、低くなりますが、４チャンネルでＤＭＡの動作良好です。
１２月１９日
ガレージでの作業です。基本クロックはアパートの作業と同じ８３ＭＨｚで、８チャンネル化してみます。
合成／インプリ後、ロジック使用量を確認します。スライスは４チャンネルで３３％でしたが、８チャンネルでは約４５％になりました。２つのＡＸＩインターコネクトは合計で１５．５％です。
１２月２０日
８チャンネルの動作確認を行います。アナログディスカバリでデルタシグマＤＡＣの各出力を確認します。
８チャンネルで動作良好です。ＤＤＳのクロックが１００ＭＨｚから、１６６．６６７ＭＨｚの半分の８３．３３３５ＭＨｚになったので、ＤＤＳの出力はその割合で低くなります。初期値は４４０Ｈｚに設定していますが、約３６７Ｈｚになっているので合っています。基本クロックを８３ＭＨｚのこのまま、正しく４４０ＨｚにするにはＤＤＳの分周設定を８３ＭＨｚ用に修正する、またはＤＤＳの動作クロックのみ１００ＭＨｚに戻する必要があります。
以前にＨＬＳで作成したＦＰＧＡシンセの各モジュールのスライス使用量を調べます。初めはＤＣＦです。使用量は約６２３です。
続いて、ＤＣＡです。使用量は約３６です。
続いて、ＥＧのスライスの使用量は約４３０です。
最後はＬＦＯです。スライスの使用量は約３６５です。各モジュールを１つづつ使った場合を合計すると、８チャンネルで１１６３２です。現在の残り容量は約８７００なので全然足りません。サンプリング、トーンホイール音源に限定し、ＤＣＦを省くと、８チャンネルで６６４８です。これでも、グルーロジックもあるので、なかなか厳しいと思われます。解決策としては１００Ｔの載ったＡＲＴＹボードを２枚使う、または２００Ｔの載ったＮｅｘｙｓＶｉｄｅｏボードを使うということもできます。
１２月２２日
Ｖｉｖａｄｏのロジック使用量のレポートが少しおかしいです。下はＨＬＳのＦＰＧＡシンセでも気にしていたＤＳＰ使用量の個数の昇順表示です。Ｖｉｖａｄｏのバージョンは２０１９．１です。
下はパーセントの表示です。青枠は上の個数をパーセント表示にした値と合っています。ＤＳＰの表示は変で、ＤＤＳの入っているｍｙｉｐはＤＳＰを使っていますが、なぜかｍｉｃｒｏｂｌａｚｅのローカルメモリがＤＳＰを２３．７％も使っています。しかも、上の個数表示では昇順にしているにも関わらず、出てきません。
左サイドの階層表示でＤＳＰを表示すると、正しいと思われる値が出てきます。ＤＳＰは合計で１６個で、全体が２４０個なので、約７％です。
左サイドの階層表示でパーセントの表示にすると６．６７％と表示され、多分これが正解です。
ｍｉｃｒｏｂｌａｚｅのローカルメモリの階層を展開していくと、不具合の原因らしきとことが分かりました。左がパーセント表示、右は個数表示です。パーセント表示でローカルメモリの最小値が０．７４％で、３２個の合計で２３．７％になっています。個数表示にすると、０．７４％は０個になり、合計で０個です。
１２月２３日
ＤＤＳのクロックを元々の１００ＭＨｚにするために、ｍｙｉｐにｃｌｋ１００の端子を追加しました。ｓ００＿ａｘｉ＿ａｃｌｋは元の８３ＭＨｚのシステム基本クロック入力です。
ｍｙｉｐ内のＤＤＳインスタンスのクロックを８３ＭＨｚから１００ＭＨｚのｃｌｋ１００に変更します。
合成／インプリ後、ＦＰＧＡにロジックを書き込み、デルタシグマＤＡＣ出力が４４０Ｈｚになっていることを確認します。８チャンネルとも動作良好です。
