ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その６０
Ｒｅｐ＿ＤｍａとＨＬＳシンセのマージ
Ｎｅｘｙｓ Ｖｉｄｅｏボード
２０２０年
１２月２６日
お正月休みに入りました。８ｃｈ化したリピートＤＭＡをＭＣ８０バスに接続し、ＤＤＲ３−＞インターコネクト−＞ＤＭＡの転送速度が間に合っているか確認します。
８チャンネル全てＡ音で一番上の７．０４ＫＨｚに設定し、デルタシグマＤＡＣの出力を確認しました。転送速度は７０４０（周波数）ｘ５１２（テーブル長）ｘ８（チャンネル）ｘ２（１６ビット）＝５７．６７Ｍｂｙｔｅ／Ｓｅｃです。ＡＸＩインターコネクトとリピートＤＭＡは３２ビット接続、ＭＩＧは１２８ビット接続です。直接デルタシグマ出力でフィルタ無しなので、ノイズが多いですが、問題無いようです。
リピートＤＭＡのデルタシグマＤＡＣをそのまま、旧アナログシンセのＶＣＦに入力し、音出し確認を行いました。動作良好です。
１２月２８日
Ｎｅｘｙｓ Ｖｉｄｅｏボードを秋月に発注しました。Ａｒｔｉｘ−７の２００Ｔが載っています。ロジック容量は現在使用しているＡＲＴＹ−７の１００Ｔの２倍です。ＤｉｇｉｌｅｎｔのページからＤＤＲ３とＤＭＡのＩＰを使ったデモプロジェクトをダウンロードし、Ｖｉｖａｄｏに読み込んでみました。インターコネクトが２つ使われています。ＤＤＲ３のクロックはＡＲＴＹボードの３３３ＭＨｚから、４００ＭＨｚに上がっています。ＤＤＲ３コントローラのＭＩＧはＸＡＤＣの温度センサを使う仕様なので、定数入力に変更してみます。温度センサをディゼーブルにして、定数入力に変更します。
ブロックデザインでＭＩＧの温度入力に定数を接続します。
合成／インプリし、ロジック使用量を確認します。スライスの使用量は約１４％です。このデザインではＭｉｃｒｏＢｌａｚｅ用にキャッシュを実装しています。
リピートＤＭＡに戻って、４チャンネルでＢＷＶ６３９を録音してみました。接続はＰＣ−＞ＵＳＢパラレル変換ー＞リピートＤＭＡ−＞旧アナログＶＣＦ−＞旧アナログＶＣＡです。ここをクリックすると、約２ＭバイトのＭＰ３をダウンロードします。
ＦＰＧＡの信号線をそのまま延ばして実験していると、ＦＰＧＡが壊れる可能性があるので、ＰＭＯＤコネクタのデルタシグマ用のフィルタボードを作製します。８チャンネルＨＬＳシンセからフィルタボードを抜いて見本にします。Ｎｅｘｙｓ ＶｉｄｅｏボードにもＰＭＯＤコネクタが付いているのでそのまま使えるはずです。
１２月２９日
出力用のカップリングコンデンサが無いですが、４チャンネル分が完成しました。足らない部品は秋月に発注済みです。
フィルタボードの動作確認をします。アナログディスカバリでプラス／マイナス電源、シグナルジェネレータ、オシロを使います。カットオフは約１１ｋＨｚに設定しました。ローパスフィルタの動作良好です。
ＡＲＴＹボードのＰＭＯＤコネクタにフィルタボードを接続してみます。オペアンプのプラス／マイナス電源用のケーブルも作製しました。
プラス／マイナス電源は実験用に臨時でＨＬＳシンセから取り出します。
１２月３０日
Ｎｅｘｙｓ ＶｉｄｅｏボードのＸＡＤＣの回路を確認しておきます。ＨＬＳシンセと同様にＤＣＡのベロシティ制御に使用する予定です。４チャンネルはＰＭＯＤコネクタに接続され、残りの４チャンネルはＦＭＣコネクタに接続されていました。接続は差動入力になっています。マルツ経由のＤＩＧＩＫＥＹで勘合するコネクタが購入可能です。発注しておきました。ハーフピッチのユニバーサル基板に実装可能と思われます。
ＰＭＯＤコネクタには８本信号線が繋がりますが、差動なので、４チャンネルになっています。
Ｎｅｘｙｓ
ＶｉｄｅｏボードはＳＤカードからＦＰＧＡのコンフィギュレーションが可能です。コンフィギュレーション後はＦＰＧＡからもＳＤカードにアクセスできるように工夫されてい
ます。ＳＤカードは大きいテーブルデータを格納するのに良いですが、ＭｉｃｒｏＢｌａｚｅからＳＰＩモードのＳＤカードコントローラとＦＡＴアクセスをする必要があります。
制約ファイルを変更し、デルタシグマＤＡＣの出力をＰＭＯＤに変更します。フィルタボードを介して、音出し動作確認を行いました。動作良好です。
１２月３０日
リ
ピートＤＭＡとＨＬＳシンセをマージしてみます。動作させるのが目的ではなく、ＨＬＳで作成したＩＰが複数入っているＨＬＳシンセを１つのＩＰにして
ＭｉｃｒｏＢｌａｚｅのあるリピートＤＭＡのブロックデザインに取り込めるかの確認です。簡単のため８チャンネルから２チャンネルに変更し、
Ｖｅｒｉｌｏｇで書いてあるロジックを新しくｍｙｉｐとして作成します。簡易ＩＰ作成機能を使います。Ｃｒｅａｔｅ Ａｎｄ Ｐａｃｋａｇｅ
ＩＰを実行し、ＥＤＩＴ ＩＰを選択して別ウインドを起動します。
サブモジュールはＶｅｒｉｌｏｇソースをＨＬＳのＩＰはＸＣＩファイルをソースとして追加します。ＨＬＳで作ったＩＰはＩＰカタログに無いと言われるので、ＩＰカタログからＩＰを追加して、ジェネレートします。ソースのウインドの？と鍵のマークが消えます。
パッケージＩＰのファイルグループでマージを行うと、以下のエラーが出ました。
ＴＣＬコンソールでエラーを確認します。ＤＣＡのＩＰがコアコンテナになっているので、ディゼーブルにしろ、ということです。
ドキュメントを確認します。コアコンテナはＸＣＩＸファイル、通常はＸＣＩファイルを使うと書いてあります。ソースの追加時にＸＣＩファイルを指定しているので、コアコンテナになっていないはずですが〜
１２月３１日
アマゾンでＦＰＧＡマガジンの４号を購入しました。昔のＩＳＥ環境でＳＰＩマスタＩＰとＦａｔｆｓでＳＤカードを制御する記事が載っています。
２０２１年
１月２日
お正月です。色々と調べたところ、コアコンテナをディセーブルにする方法がザイリンクスのユーザーガイド”ＩＰを使用した設計”にコアコンテナのディゼーブルというのがありました。
備忘録に、一通り手順を残しておきます。初めに、ＨＬＳシンセで使っているＶｅｒｉｌｏｇのソース、ＨＬＳで作成したＩＰをローカルにまとめておきます。２重枠の中がＨＬＳで作成したＩＰ、外枠は通常のＩＰです。その他、Ｖｅｒｉｌｏｇは本体から呼んでいるモジュールです。ｍｙｉｐ＿Ｖ１＿０＿Ｓ００＿ＡＸＩ．ｖがＨＬＳシンセの本体、ｍｙｉｐ＿Ｖ１＿０．ｖがラッパーです。
簡易ＩＰ作成機能のＣｒｅａｔｅ Ａｎｄ Ｐａｃｋａｇｅ
ＩＰから、ＥＤＩＴ ＩＰを選択して別ウインドを起動します。
上位のラッパー、ｍｙｉｐ＿ｖ１＿０．ｖを開いておいて、変更済みのファイルを上書きすると、変更されたことが認識されてＲｅｌｏａｄのボタンが出現するので、クリックしてセーブします。
Ｓｏｕｒｃｅペインで必要なソースの一覧が出現します。？マークが付きます。
右クリックから、Ａｄｄ Ｓｏｕｒｃｅｓを選択します。
初めに、Ｖｅｒｉｌｏｇのソースを指定し、ＯＫボタンを押します。
Ｓｏｕｒｃｅペインが更新され、Ｖｅｒｉｌｏｇで書いたモジュールは●マークになります。
さらに、右クリックでＡｄｄ Ｓｏｕｒｃｅｓを選択し、ＨＬＳのソースを追加します。
各ＨＬＳのローカルにコピーしたｘｃｉファイルを選択し、ＯＫボタンで確定します。下図ではＤＣＦのＩＰを選択しています。
ＨＬＳで作成した４つのモジュールのＤＣＦ、ＥＧ、ＬＦＯ、ＤＣＡのｘｃｉファイルを選択すると、下図のように鍵マークになります。
鍵マークはＩＰカタログにＩＰが登録されていないということなので、ＩＰカタログでＩＰを追加します。
各ＨＬＳで作成したＩＰディレクトリを指定します。
指定後、右クリックでＵｐｇｒａｄｅ ＩＰを選択します。
Ｇｅｎｅｒａｔｅボタンで生成します。
残りの３つのＨＬＳモジュールも同じオペレーションでアップグレード／生成を行います。鍵マークが消えます。
次が肝心のコアコンテナをディセーブルにする方法です。ＳｏｕｒｃｅペインのＩＰ Ｓｏｕｒｃｅｓタブに切り替え、ＨＬＳで作成したＤＣＡを選択します。
右クリックでＤｉｓａｂｌｅ Ｃｏｒｅ Ｃｏｎｔａｉｎｅｒを選択します。同じオペレーションで残りの３つのモジュールのＤＣＦ、ＥＧ、ＬＦＯのコアコンテナを全て解除します。
以上のオペレーションで新しいｍｙｉｐの生成が完了しました。
ｍｙｉｐ用のＶｉｖａｄｏが閉じ、親Ｖｉｖａｄｏに戻るので、ブロックデザインで新しいｍｙｉｐを追加してみます。中途半端に２ｃｈ化したｍｙｉｐが出てきました。このＩＰは確認用に作ったものなので動作しません。
１月９日
３連休です。秋月で購入したＮｅｘｙｓ Ｖｉｄｅｏボードが到着しました。ＡＲＴＹ−７と比べると、箱が大きいです。１２Ｖ電源が同梱されているからです。
ＦＰＧＡにはヒートシンクが付いています。
同梱されていた１２Ｖ３Ａの電源です。ＰＳＥの関係でしょうか？秋月製です。
ＦＭＣコネクタを載せるハーフピッチのユニバーサル基板です。その他、フィルタボード用のコンデンサ、プラスマイナス５Ｖの絶縁電源は秋月です。ＤＩＮコネクタのみマルツで購入しました。
こちらはマルツ経由のＤＩＧＩＫＥＹで購入のＦＰＧＡボードのＦＭＣコネクタに勘合するプラグコネクタです。型番はサムテックのＡＳＰ−１３４６０４−０１です。価格は少し高くて、２４００円くらいします。
以前に購入したタカチのアルミケースにＦＰＧＡボードを入れてみます。電源を外付けにすれば入りそうです。
１月１０日
ＦＭＣコネクタ用にハーフピッチのユニバーサル基板を外形加工しました。
ＦＭＣプラグコネクタは表面実装タイプなので、端子の先端に半田ボールが付いています。半田吸収線でボールを取り除くと、ハーフピッチのユニバーサル基板に入れることができます。左は片側だけ半田ボールと取ったところです。
先週、４チャンネルまで作製して、コンデンサが不足していたデルタシグマＤＡＣ用のフィルタボードの残り４チャンネルを作製して完成しました。手前が新しいフィルタボードです。
アナログディスカバリで残りの４チャンネルの動作確認を行いました。動作良好です。
１月１１日
ＦＭＣコネクタのボードに４０ピンのピンヘッダを２個実装します。１８０ピンのうち半分の８０ピンを接続できるようにします。相手側のベースボードも作製しました。ＦＰＧＡボードの固定穴を２個使って固定します。使用するピン数はＭＣ８０バスが８＋４＝１２、ゲート、ＬＦＯのＬＥＤが８ｘ３＝２４、ＸＡＤＣ＝８、合計４４です。ＭＣ８０バス用の５Ｖ−＞３．３Ｖのレベル変換を実装します。
年末のＮｅｘｙｓ Ｖｉｄｅｏボード用のＤＭＡのＩＰを使ったＩ２Ｓのデモプロジェクトです。ＭＩＧの温度入力をデフォルトに戻しました。
２０１９．１のＶｉｖａｄｏでビットストリームを生成すると下のエラーが出ました。Ｉ２Ｃ周りのエラーです。
気になったので、ブロックデザインでｉｉｃ＿ｒｔｌのを確認すると、６本の信号線が接続されていてます。ブロックデザインではＩ２Ｃのスリーステートドライバが無い状態です。
リファレンスマニュアルと制約ファイルではＩＩＣはＳＤＡとＳＣＬの２本の信号線になっています。
回路図でも同等にＳＤＡとＳＣＬの２本の信号線です。何処かの段階で上手く、スリーステートバッファが推論されるようです。
エラーの回避方法はザイリンクスのＷＥＢにあり、ＴＣＬファイルを作って、Ｖｉｖａｄｏのビットストリームに設定すると回避できます。
１月１２日
アパート作業です。上記のＤＤＲ３とＩ２ＳのＤＭＡのＩＰを使ったデモはＳＤＫ内でＭｉｃｒｏＢｌａｚｅが停止せず、上手く動かないため、まずは一番簡単なＧＰＩＯデモでボードの動作確認しました。プロセッサ無しのハードロジックです。８個のＬＥＤがスライドスイッチに対応して点灯し、小さなＯＬＥＤパネルに文字が出ます。ブッシュスイッチはＵＡＲＴにイベントが送信されます。上記のＤＭＡのＩＰを使ったデモもＧｉｔＨｕｂにＶｉｖａｄｏのプロジェクト形式でありました。ＧｉｔＨｕｂの方がＤＩＧＩＬＥＮＴのページより新しいプロジェクトです。
１月１６日
サウンドハウスでミキサを買った時のポイントが消滅しそうだったので、ケーブルとフォーンコネクタを購入しました。ケーブルは３ｍ長で１０色です。
Ｎｅｘｙｓ
ＶｉｄｅｏボードのＤＤＲ３とＩ２ＳのＤＭＡのＩＰを使ったデモの続きです。古いノートにデモのバージョンと同じ２０１８．２のＶｉｄａｄｏが
入っていたので、このバージョンで合成／インプリしたところ、ＳＤＫからＭｉｃｒｏＢｌａｚｅが制御できました。ただし、デモの動作で録音がうまくいきま
せん。５秒で録音が終了するはずですが、停止しませんでした。
１月１７日
２０１９．
１で合成／インプリした場合は、下のＳＤＫの起動直後にＭｉｃｒｏＢｌａｚｅが走っている状態で制御できません。ただ、ボードの電源投入直後に稀に動作
する場合もあります。
２０１８．２用Ｉ２ＳのＤＭＡのＩＰを使ったデモプロジェクトを２０１９．１に読み込んだ時の手順です。自動的アップグレードするか確認が出るので、ＯＫを押します。
ＩＰステータスの状態を表示させるか確認が出るので、Ｒｅｐｏｒｔ ＩＰ Ｓｔａｔｕｓを押します。
各ＩＰのバージョンが表示され、アップグレードが必要かどうか、赤鍵マークで表示されます。Ｕｐｇｒｅａｄ Ｓｅｌｅｃｔｅｄを押します。
アップグレードが終了すると、ジェネレーションを行うか確認が出ます。デフォルトのＯｕｔ ｏｆ ｃｏｎｔｅｘｔ ｐｅｒ ＩＰを選んでＧｅｎａｒｔｅを押します。
ＩＰのアップグレードが完了すると赤鍵マークが消えます。
ソースペインのＩＰの階層表示でＩＰが正しい状態になります。この後、合成／インプリを行い、ビットストリームをＳＤＫにエクスポートします。
ＳＤＫを立ち上げると、ＭｉｃｒｏＢｌａｚｅが制御できない状態になります。このプログラムはリセットベクタがＳＲＡＭにある以外はＤＤＲ上に動作するようになっています。多分、制御できないのはＤＤＲ
の初期化が正しく行われないからだと思われます。停止ボタンでさせると以下のエラーが出ます。再度、ＦＰＧＡにロジックをダウンロードする以外のオペレーションはできません。
Ｎｅｘｙｓ
ＶｉｄｅｏボードのＤＤＲ３の問題点のまとめ
・２０１８．２でＩ２ＳのＤＭＡのＩＰを使ったデモで録音が停止しない。（ＤＤＲ３は動作してます）
・２０１９．１でＩ２ＳのＤＭＡのＩＰを使ったデモのＳＤＫでＭｉｃｒｏｂｌａｚｅが停止しせず、制御できない。（稀にできる場合もある）
１月１９日
アパート作業です。ＭＩＧにはＤＤＲのキャリブレーションが正しく行われたというｉｎｉｔ＿ｃａｌｉｂ＿ｃｏｍｐｌｅｔｅステータス出力があります。アクティブＨｉｇｈなので、ＬＥＤ０に接続します。ロジックが正しく更新されたことが分かるように、もう一つＬＥＤ１を使って、無条件に点灯させます。
制約ファイルのＬＥＤ０と１を復活させます。
初めに２０１８．２で合成／インプリしたロジックをダウンロードします。こちらは、少なくとも、プログラムが動作しているので、ＤＤＲは正常に動作していると思われます。予想の通り、ＬＥＤ０／１が点灯しました。
ＴｅｒａＴｅｒｍにメッセージも出力され、録音しないで、プレイボタンを押すと５秒間ノイズが出力されます。残念ながら、録音は停止しません。
続いて、２０１９．１で合成／インプリしたロジックです。予想に反して、ＬＥＤ０が点灯しました。ＤＤＲ３は正しく動作しているようです。ＤＤＲ
の初期化が正しく行われないためにＭｉｃｒｏＢｌａｚｅの制御ができないというのは間違えでした。
１月２１日
アパート作業です。ＤＤＲ３とＩ２ＳのＤＭＡのＩＰを使ったデモでＭｉｃｒｏＢｌａｚｅが止まらない不具合の続きです。エラーのポップアップウインドの”Ｃａｎｎｏｔ Ｓｕｓｐｅｎｄ： ＴＣＦ ｅｒｒｏｒ”をキーワードにＧｏｏｇｌｅ検索します。
検索の種類を画像にして検索すると、同じような不具合が多数ヒットします（笑）。文字で検索したよりもヒットの数が多いようです。内容を確認して、現象が似ているものを探します。
９個目に、ＭｉｃｒｏＢｌａｚｅでは無く、Ｚｙｎｑですが、ここにに解決策のそれらしい物がみつかりました。”ＳＤＫのデバッグ設定で、リセットシステムを設定しろ”という回答です。
早速、２０１９．１のＳＤＫのデバッグ設定を確認してみます。
”Ｒｅｓｅｔ ｅｎｔｉｒｅ ｓｙｓｔｅｍ”というチェックボックスがあり、これにチェックします。
この設定により、２０１９．１のＳＤＫのデバッグ開始時にＭｉｃｒｏｂｌａｚｅが停止して、制御できるようになりました。また、録音が５秒で停止しない不具合も直りました。ただ、先頭部に短時間のノイズが録音されています。２０１８．２のＳＤＫのデバッグ設定のチェックボックスも外れていました。Ｖｉｖａｄｏのバージョンにより、微妙なタイミングの違いがあり、２０１８．２では動作していたと思われます。
