ＴＫ８０／ＢＳの
シンセシステムを復活／拡張したい〜
その２９
ＥＧとＬＦＯの実験、ＤＣＡの追加
２０１８年
９月２９日
先週からのエンベロープジェネレータの続きです。浮動小数点の部分をすべて固定小数点に変更し、アタック、ディケイ、サスティーン、リリースを引数で設定できるようにしました。下はテストベンチです。
最適化指示は色々と試したところ、同時に動作する乗算を１個に制限すると、リソースが少なくなりました。その他は効果ありませんでした。
合成後、リソースを確認します。ＤＳＰ４８Ｅは７個使用しています。
Ｃ／ＲＴＬシミュレーションの結果をグラフにしました。動作良好です。
上記のエンベロープジェネレータは戻り値が無く、出力結果はポインタ渡しの変数に逐次、代入されます。これではタイミングが制御しにくいので、ラダーフィルタと同じく、出力結果を戻り値で返し、外部からタイミングを制御できるようにａｐ_ｃｔｒｌ_ｃｈａｉｎインターフェースに変更します。この変更により、関数は１回づつ、戻り値を持って戻るように修正します。
テストベンチでは前後にゲートオフの部分を挟んで、ゲートオンで関数を複数回呼んでテストします。
合成後、タイミングを確認しておきます。サスティーン中は計算が少ないためか、レイテンシが１〜６０と幅が大きいです。
波形を確認します。戻り値をアナログ表示してみました。動作良好です。
９月３０日
エンベロープジェネレータが良さそうなので、続いてＬＦＯを作ってみます。ＳＩＮ波はリソースを食いそうなので、三角波と矩形波のみ実装してみます。三角波と矩形波はｍｏｄｅ引数で切り替える仕様で、同時には出力できません。慣れてきたので、ｃｙｇｗｉｎのＣでプログラムせず、初めからＨＬＳの固定小数点で作ります（笑）。
シミュレーション結果をオープンオフィスで波形にして確認します。振幅は＋１．０〜−１．０です。周波数の設定は引数のｓｔｅｐで設定します。
ｍｏｄｅ引数（矩形波の閾値兼用）でモードを矩形波にしてみます。矩形波では閾値を変えてＰＷＭもできます。右は閾値０．５の時です。
リソースを確認すると、乗算器は０でした。
こちらも、エンベロープジェネレータと同じく、外部からタイミングが制御できるように、ａｐ_ｃｔｒｌ_ｃｈａｉｎインターフェースに変更します。
合成後、タイミングを確認しておきます。主に、加算器とコンパレータなので、レイテンシが０、インターバルが１です。
波形を確認します。出力はｆｉｘ２０_１２の合計３２ビットの＋１．０〜−１．０で符号付です。小数点部の下位しか動かないため、アナログ表示は変な表示になっています。
データを詳しくみると、小数点部がインクリメントされていて正常のようです。ａｐ_ｃｔｒｌ_ｃｈａｉｎインターフェースの各ハンドシェイク信号はレイテンシが０、インターバルが１のためか、関数を呼んだ分のパルスが出ず、１個になっています。この日は台風接近のため、午後４時にガレージを出ました。アパートでは音出しはできませんが、アナログディスカバリを使って簡単なテストはできるので、ラダーフィルタの論理にエンベロープジェネレータとＬＦＯを追加して動作確認する予定です。
１０月６日
ＬＦＯとＥＧの出力をＳＰＩ−ＤＡＣへデバッグ出力して確認します。ＥＧはゲートを疑似的に入力してテストします。双方とも小数点部をシフトして、ＳＰＩ−ＤＡＣに出力します。ＬＦＯの出力がオーバフローしています。
最大値を１．０から０．９９２Ｖに少し小さくしました。ＨＬＳのシミュレーション波形では最大値は１を超えていないです。
ＩＰ組み込み後にＶｉｖａｄｏデバッグ用のロジックアナライザでいろいろと調べると、１を超えていると時があります。不思議です。
１０月７日
とりあえず、ＬＦＯの振幅を０．５〜−０．５に小さくして、再ＩＰ化しました。
ＳＰＩ−ＤＡＣへのデバッグ出力して、再確認します。当然ですが、ＬＦＯもオーバフローせず、正しく出力されています。
１０月８日
ＥＧのＡＤＳＲに対応させるためにＸＡＤＣに接続している、ボリュームを４個にしました。プッシュボタンでラダーフィルタとＥＧとＬＦＯを切り替えて、パラメータを設定します。
ロジックを修正して、ラダーフィルタをＬＦＯとＥＧで変調できるようにしました。下はＬＦＯで変調した時です。
続いて、ＥＧで変調した時です。カットオフレベルを低めにして、ＥＧで大きく変調すると、ＤＣＡ的な動作になります。
ＥＧとＬＦＯをミックスしてみます。ただし、オーバ、アンダフロー未対応のため、設定によっては、異常値になります。これは対策が必要です。
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以前のグラスに続いて、今回は１００円ショップの２００円の耐熱カップをＴＫ８０のロゴでサンドブラストします。
完成しました。カップ底のμＣＯＭ−８０のロゴはミラー反転させ、上から覗いた時に、普通に見えるようにしました。沸騰したお湯を入れて割れないことを確認しました。
ＨＬＳでＤＣＡを作成してＩＰ化後、パラメータの設定も共にロジックに追加しました。ＤＣＡは出力、入力、ＣＶともｆｉｘ２０＿１２フォーマットの単純な乗算器です。ＬＦＯで変調してみます。
続いて、ＥＧで変調します。ラダーフィルタと同様にＬＦＯとＥＧをミックスできます。
現状で基本動作しているＦＰＧＡ内のシンセモジュールはＤＤＳ／ＤＣＯ（方形波のみ）、ＤＣＦ（ラダーフィルタ）、ＥＧ、ＬＦＯ、ＤＣＡです。リソースの内、当初から不足気味の
ＤＳＰ４８Ｅは２２個／ｃｈです。３５ＴデバイスのＤＳＰ４８Ｅ数は９０個なので、４ｃｈ分しか入りません。１００Ｔデバイスは２４０個で足りそうです。
リソースをグラフで確認しておきます。
ソースウインド内の階層とライブラリの現状です。
以下、追加予定の機能です。
＜ＤＤＳ／ＤＣＯ＞
・ＬＦＯ変調
・ノコギリ波を追加
・方形波を廃止してＰＷＭに変更（ＬＦＯ、ＥＧで変調可）
・１／２、１／４．１／８分周波の生成と上記ノコギリ、ＰＷＭとのミックス
・外部入力用のＳＰＩ−ＡＤＣ追加、ＤＣＯ信号とのミックス
＜ＬＦＯ＞
・ゲートシンクロディレイドＬＦＯ
＜パラメータ入力ＳＰＩインターフェース＞
・ＭＳＰ４３０制御のロータリエンコーダと１２８ｘ６４ドットＬＣＤ
１０月１０日
アパートのＰＣで作業します。ラダーフィルタとＤＣＡの制御値がアンダーフローしないように対策します。下はダラーフィルタの動作です。左は未対策、右は対策後です。予めＬＦＯの加減算を行い、アンダーフローが発生していたら、０でクリップさせます。
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